محفوظ في:
| المؤلف الرئيسي: | |
|---|---|
| التنسيق: | Recurso digital |
| اللغة: | |
| منشور في: |
Zenodo
2025
|
| الوصول للمادة أونلاين: | https://doi.org/10.5281/zenodo.16749346 |
| الوسوم: |
إضافة وسم
لا توجد وسوم, كن أول من يضع وسما على هذه التسجيلة!
|
جدول المحتويات:
- <p>SHA‑256 hash:</p> <p>e584977e5d56807522c0caa81d7651e032b916b5bfa6424d8520b48b5d954772</p> <p>vivado_bus SHA‑256 hash:</p> <p>75606754d543d921f1c8c13a19700a0f860f56c1078160602f793f3a1babca88</p> <p>Ova datoteka sadrži eksperimentalni HDL dizajn komunikacijskog modula namijenjenog za FPGA implementaciju.</p> <p>Projekt uključuje osnovni sučeljski modul za prijenos podataka između master i slave komponenti te pripadajući testni modul za simulaciju rada.</p> <p>Rješenje je pogodno za integraciju u složenije FPGA projekte te omogućuje brzu provjeru koncepta u simulacijskom okruženju i stvarnom hardveru.</p> <p><span>Sigurnosna napomena / Security Notice</span></p> <p><span>Ovaj dokument je zaštićen i pohranjen u ograničenom (Restricted) režimu pristupa na Zenodo platformi.</span></p> <p><span>Distribucija, kopiranje ili neovlašteno korištenje sadržaja nije dopušteno bez pisanog odobrenja autora.</span></p> <p><span>Svi pokušaji pristupa ili preuzimanja bez odobrenja autora smatraju se neovlaštenim i mogu imati pravne posljedice.</span></p> <p><span>Contact: Dr. Ladislav Gradečak </span></p> <p><span>ORCID: 0009-0009-8972-8834 </span></p> <p><span>All rights reserved (CC BY-NC-ND 4.0).</span></p>