Copertina

AXI4MLIR: User-Driven Automatic Host Code Generation for Custom AXI-Based Accelerators

Fuente: arXiv

Salvato in:

Dettagli Bibliografici
Autori principali:	Agostini, Nicolas Bohm, Haris, Jude, Gibson, Perry, Jayaweera, Malith, Rubin, Norm, Tumeo, Antonino, Abellán, José L., Cano, José, Kaeli, David
Natura:	Preprint
Pubblicazione:	2023
Soggetti:	Programming Languages Hardware Architecture D.3.3
Accesso online:	Acceder al recurso
Tags:	Aggiungi Tag Nessun Tag, puoi essere il primo ad aggiungerne!!

Documenti analoghi

Data Transfer Optimizations for Host-CPU and Accelerators in AXI4MLIR
di: Haris, Jude, et al.
Pubblicazione: (2024)

PoTAcc: A Pipeline for End-to-End Acceleration of Power-of-Two Quantized DNNs
di: Saha, Rappy, et al.
Pubblicazione: (2026)

Fault Injection in On-Chip Interconnects: A Comparative Study of Wishbone, AXI-Lite, and AXI
di: Zhao, Hongwei, et al.
Pubblicazione: (2025)

NeuraChip: Accelerating GNN Computations with a Hash-based Decoupled Spatial Accelerator
di: Shivdikar, Kaustubh, et al.
Pubblicazione: (2024)

A Multicast-Capable AXI Crossbar for Many-core Machine Learning Accelerators
di: Colagrande, Luca, et al.
Pubblicazione: (2025)

HEC: Equivalence Verification Checking for Code Transformation via Equality Saturation
di: Yin, Jiaqi, et al.
Pubblicazione: (2025)

Accelerating Transposed Convolutions on FPGA-based Edge Devices
di: Haris, Jude, et al.
Pubblicazione: (2025)

Accelerating PoT Quantization on Edge Devices
di: Saha, Rappy, et al.
Pubblicazione: (2024)

Towards Reliable Systems: A Scalable Approach to AXI4 Transaction Monitoring
di: Liang, Chaoqun, et al.
Pubblicazione: (2025)

F-BFQ: Flexible Block Floating-Point Quantization Accelerator for LLMs
di: Haris, Jude, et al.
Pubblicazione: (2025)

AXI-REALM: Safe, Modular and Lightweight Traffic Monitoring and Regulation for Heterogeneous Mixed-Criticality Systems
di: Benz, Thomas, et al.
Pubblicazione: (2025)

Designing Efficient LLM Accelerators for Edge Devices
di: Haris, Jude, et al.
Pubblicazione: (2024)

LLM-Driven Design Space Exploration of FPGA-based Accelerators
di: Sharma, Vinamra, et al.
Pubblicazione: (2026)

MEDEA: A Design-Time Multi-Objective Manager for Energy-Efficient DNN Inference on Heterogeneous Ultra-Low Power Platforms
di: Taji, Hossein, et al.
Pubblicazione: (2025)

FlooNoC: A 645 Gbps/link 0.15 pJ/B/hop Open-Source NoC with Wide Physical Links and End-to-End AXI4 Parallel Multi-Stream Support
di: Fischer, Tim, et al.
Pubblicazione: (2024)

Enabling RISC-V Vector Code Generation in MLIR through Custom xDSL Lowerings
di: Lei, Jie, et al.
Pubblicazione: (2026)

AES-RV: Hardware-Efficient RISC-V Accelerator with Low-Latency AES Instruction Extension for IoT Security
di: Nguyen, Van Tinh, et al.
Pubblicazione: (2025)

FPGA-based Acceleration for Convolutional Neural Networks: A Comprehensive Review
di: Jiang, Junye, et al.
Pubblicazione: (2025)

A Customized Memory-aware Architecture for Biological Sequence Alignment
di: Akbari, Nasrin, et al.
Pubblicazione: (2025)

OpenEye: A Scalable Open-Source Hardware Accelerator for DNNs
di: Lebold, Denis, et al.
Pubblicazione: (2026)

An Optimizing Framework on MLIR for Efficient FPGA-based Accelerator Generation
di: Zhang, Weichuang, et al.
Pubblicazione: (2024)

SynapticCore-X: A Modular Neural Processing Architecture for Low-Cost FPGA Acceleration
di: Parameshwara, Arya
Pubblicazione: (2025)

Architecting Long-Context LLM Acceleration with Packing-Prefetch Scheduler and Ultra-Large Capacity On-Chip Memories
di: Lee, Ming-Yen, et al.
Pubblicazione: (2025)

CIM-MLC: A Multi-level Compilation Stack for Computing-In-Memory Accelerators
di: Qu, Songyun, et al.
Pubblicazione: (2024)

MING: An Automated CNN-to-Edge MLIR HLS framework
di: Bi, Jiahong, et al.
Pubblicazione: (2026)

Enabling full-speed random access to the entire memory on the A100 GPU
di: Walker, Alden
Pubblicazione: (2024)

GME: GPU-based Microarchitectural Extensions to Accelerate Homomorphic Encryption
di: Shivdikar, Kaustubh, et al.
Pubblicazione: (2023)

FlexiBit: Fully Flexible Precision Bit-parallel Accelerator Architecture for Arbitrary Mixed Precision AI
di: Tahmasebi, Faraz, et al.
Pubblicazione: (2024)

Fast and Practical Strassen's Matrix Multiplication using FPGAs
di: Ahmad, Afzal, et al.
Pubblicazione: (2024)

Veryl: A New Hardware Description Language as an Altarnative to SystemVerilog
di: Hatta, Naoya, et al.
Pubblicazione: (2024)

Sequence-Based Incremental Concolic Testing of RTL Models
di: Witharana, Hasini, et al.
Pubblicazione: (2023)

Non-interfering On-line and In-field SoC Testing
di: Strauch, Tobias
Pubblicazione: (2024)

Make LLM Inference Affordable to Everyone: Augmenting GPU Memory with NDP-DIMM
di: Liu, Lian, et al.
Pubblicazione: (2025)

HERMES: High-Performance RISC-V Memory Hierarchy for ML Workloads
di: Suryadevara, Pranav
Pubblicazione: (2025)

FPGA-Accelerated RISC-V ISA Extensions for Efficient Neural Network Inference on Edge Devices
di: Parameshwara, Arya, et al.
Pubblicazione: (2025)

A Case for AXI
di: Tsyrennikov, Viktor
Pubblicazione: (2025)

Deep Recommender Models Inference: Automatic Asymmetric Data Flow Optimization
di: Ruggeri, Giuseppe, et al.
Pubblicazione: (2025)

Megakernel vs Wavefront GPU Path Tracing
di: Padilla, Rafael, et al.
Pubblicazione: (2026)

SISA: A Scale-In Systolic Array for GEMM Acceleration
di: Altamura, Luigi, et al.
Pubblicazione: (2026)

A Scalable Architecture for Efficient Multi-bit Fully Homomorphic Encryption
di: Ma, Jiaao, et al.
Pubblicazione: (2025)