Conditional Flood Fill Method in Logic Synthesis
Fuente:
arXiv
Gespeichert in:
| Hauptverfasser: | Yang, Shitian, Jiang, Junyue, Liang, Yilai, Chu, Xiaoyang |
|---|---|
| Format: | Preprint |
| Veröffentlicht: |
2023
|
| Schlagworte: | |
| Online-Zugang: | |
| Tags: |
Tag hinzufügen
Keine Tags, Fügen Sie den ersten Tag hinzu!
|
Ähnliche Einträge
The prediction of the quality of results in Logic Synthesis using Transformer and Graph Neural Networks
von: Yang, Chenghao, et al.
Veröffentlicht: (2022)
von: Yang, Chenghao, et al.
Veröffentlicht: (2022)
QUADOL: A Quality-Driven Approximate Logic Synthesis Method Exploiting Dual-Output LUTs for Modern FPGAs
von: Shi, Jian, et al.
Veröffentlicht: (2024)
von: Shi, Jian, et al.
Veröffentlicht: (2024)
E-morphic: Scalable Equality Saturation for Structural Exploration in Logic Synthesis
von: Chen, Chen, et al.
Veröffentlicht: (2025)
von: Chen, Chen, et al.
Veröffentlicht: (2025)
Synthesis of Resource-Efficient Superconducting Circuits with Clock-Free Alternating Logic
von: Volk, Jennifer, et al.
Veröffentlicht: (2024)
von: Volk, Jennifer, et al.
Veröffentlicht: (2024)
ML-based AIG Timing Prediction to Enhance Logic Optimization
von: Jiang, Wenjing, et al.
Veröffentlicht: (2024)
von: Jiang, Wenjing, et al.
Veröffentlicht: (2024)
Timing-driven Approximate Logic Synthesis Based on Double-chase Grey Wolf Optimizer
von: Hu, Xiangfei, et al.
Veröffentlicht: (2024)
von: Hu, Xiangfei, et al.
Veröffentlicht: (2024)
Evaluating Large Language Models for Automatic Register Transfer Logic Generation via High-Level Synthesis
von: Swaroopa, Sneha, et al.
Veröffentlicht: (2024)
von: Swaroopa, Sneha, et al.
Veröffentlicht: (2024)
RTL Verification for Secure Speculation Using Contract Shadow Logic
von: Tan, Qinhan, et al.
Veröffentlicht: (2024)
von: Tan, Qinhan, et al.
Veröffentlicht: (2024)
SmaRTLy: RTL Optimization with Logic Inferencing and Structural Rebuilding
von: Li, Chengxi, et al.
Veröffentlicht: (2025)
von: Li, Chengxi, et al.
Veröffentlicht: (2025)
A Novel HDL Code Generator for Effectively Testing FPGA Logic Synthesis Compilers
von: Xu, Zhihao, et al.
Veröffentlicht: (2024)
von: Xu, Zhihao, et al.
Veröffentlicht: (2024)
DCI: A Coordinated Allocation and Filling Workload-Aware Dual-Cache Allocation GNN Inference Acceleration System
von: Luo, Yi, et al.
Veröffentlicht: (2025)
von: Luo, Yi, et al.
Veröffentlicht: (2025)
Functionality Locality, Mixture & Control = Logic = Memory
von: Peng, Xiangjun
Veröffentlicht: (2024)
von: Peng, Xiangjun
Veröffentlicht: (2024)
Reconfigurable Digital RRAM Logic Enables In-Situ Pruning and Learning for Edge AI
von: Wang, Songqi, et al.
Veröffentlicht: (2025)
von: Wang, Songqi, et al.
Veröffentlicht: (2025)
Efficient CMOS Invertible Logic Using Stochastic Computing
von: Smithson, Sean C., et al.
Veröffentlicht: (2026)
von: Smithson, Sean C., et al.
Veröffentlicht: (2026)
Interconnect-Aware Logic Resynthesis for Multi-Die FPGAs
von: Wang, Xiaoke, et al.
Veröffentlicht: (2026)
von: Wang, Xiaoke, et al.
Veröffentlicht: (2026)
Relational Hoare Logic for High-Level Synthesis of Hardware Accelerators
von: Tanaka, Izumi, et al.
Veröffentlicht: (2026)
von: Tanaka, Izumi, et al.
Veröffentlicht: (2026)
Small Logic-based Multipliers with Incomplete Sub-Multipliers for FPGAs
von: Böttcher, Andreas, et al.
Veröffentlicht: (2024)
von: Böttcher, Andreas, et al.
Veröffentlicht: (2024)
31.1 A 14.08-to-135.69Token/s ReRAM-on-Logic Stacked Outlier-Free Large-Language-Model Accelerator with Block-Clustered Weight-Compression and Adaptive Parallel-Speculative-Decoding
von: Dong, Pingcheng, et al.
Veröffentlicht: (2026)
von: Dong, Pingcheng, et al.
Veröffentlicht: (2026)
Structural Mutation Based Differential Testing for FPGA Logic Synthesis Compilers
von: Xu, Zhihao, et al.
Veröffentlicht: (2025)
von: Xu, Zhihao, et al.
Veröffentlicht: (2025)
GCC: A 3DGS Inference Architecture with Gaussian-Wise and Cross-Stage Conditional Processing
von: Pei, Minnan, et al.
Veröffentlicht: (2025)
von: Pei, Minnan, et al.
Veröffentlicht: (2025)
Bitwise Logic Using Phase Change Memory Devices Based on the Pinatubo Architecture
von: Aflalo, Noa, et al.
Veröffentlicht: (2024)
von: Aflalo, Noa, et al.
Veröffentlicht: (2024)
Fast Bipartitioned Hybrid Adder Utilizing Carry Select and Carry Lookahead Logic
von: Balasubramanian, Padmanabhan, et al.
Veröffentlicht: (2024)
von: Balasubramanian, Padmanabhan, et al.
Veröffentlicht: (2024)
Design of a Reformed Array Logic Binary Multiplier for High-Speed Computations
von: Mohammad, Sakib, et al.
Veröffentlicht: (2024)
von: Mohammad, Sakib, et al.
Veröffentlicht: (2024)
Assessing the Performance of Stateful Logic in 1-Selector-1-RRAM Crossbar Arrays
von: Tyagi, Arjun, et al.
Veröffentlicht: (2024)
von: Tyagi, Arjun, et al.
Veröffentlicht: (2024)
Table-Lookup MAC: Scalable Processing of Quantised Neural Networks in FPGA Soft Logic
von: Gerlinghoff, Daniel, et al.
Veröffentlicht: (2024)
von: Gerlinghoff, Daniel, et al.
Veröffentlicht: (2024)
RePart: Efficient Hypergraph Partitioning with Logic Replication Optimization for Multi-FPGA System
von: Fu, Zizhuo, et al.
Veröffentlicht: (2026)
von: Fu, Zizhuo, et al.
Veröffentlicht: (2026)
LogicSparse: Enabling Engine-Free Unstructured Sparsity for Quantised Deep-learning Accelerators
von: Li, Changhong, et al.
Veröffentlicht: (2025)
von: Li, Changhong, et al.
Veröffentlicht: (2025)
Déjà Vu Packing: Optimizing FPGA Logic Clustering Runtime via Pattern Memoization
von: Liebster, Milo, et al.
Veröffentlicht: (2026)
von: Liebster, Milo, et al.
Veröffentlicht: (2026)
A Logic-Reuse Approach to Nibble-based Multiplier Design for Low Power Vector Computing
von: Chowdhury, Md Rownak Hossain, et al.
Veröffentlicht: (2026)
von: Chowdhury, Md Rownak Hossain, et al.
Veröffentlicht: (2026)
An Automated Validation Framework for Power Management and Data Retention Logic Kits of Standard Cell Library
von: Kamath, Akshay Karkal, et al.
Veröffentlicht: (2024)
von: Kamath, Akshay Karkal, et al.
Veröffentlicht: (2024)
Multiplier Design Addressing Area-Delay Trade-offs by using DSP and Logic resources on FPGAs
von: Böttcher, Andreas, et al.
Veröffentlicht: (2024)
von: Böttcher, Andreas, et al.
Veröffentlicht: (2024)
E-Syn: E-Graph Rewriting with Technology-Aware Cost Functions for Logic Synthesis
von: Chen, Chen, et al.
Veröffentlicht: (2024)
von: Chen, Chen, et al.
Veröffentlicht: (2024)
A Systematic Approach for Multi-objective Double-side Clock Tree Synthesis
von: Jiang, Xun, et al.
Veröffentlicht: (2025)
von: Jiang, Xun, et al.
Veröffentlicht: (2025)
DAG-aware Synthesis Orchestration
von: Li, Yingjie, et al.
Veröffentlicht: (2023)
von: Li, Yingjie, et al.
Veröffentlicht: (2023)
AnalogGym: An Open and Practical Testing Suite for Analog Circuit Synthesis
von: Li, Jintao, et al.
Veröffentlicht: (2024)
von: Li, Jintao, et al.
Veröffentlicht: (2024)
Human-AI Interaction: Evaluating LLM Reasoning on Digital Logic Circuit included Graph Problems, in terms of creativity in design and analysis
von: Thota, Yogeswar Reddy, et al.
Veröffentlicht: (2026)
von: Thota, Yogeswar Reddy, et al.
Veröffentlicht: (2026)
PD-Swap: Prefill-Decode Logic Swapping for End-to-End LLM Inference on Edge FPGAs via Dynamic Partial Reconfiguration
von: Zhang, Yifan, et al.
Veröffentlicht: (2025)
von: Zhang, Yifan, et al.
Veröffentlicht: (2025)
HLSPilot: LLM-based High-Level Synthesis
von: Xiong, Chenwei, et al.
Veröffentlicht: (2024)
von: Xiong, Chenwei, et al.
Veröffentlicht: (2024)
Dynamic Loop Fusion in High-Level Synthesis
von: Szafarczyk, Robert, et al.
Veröffentlicht: (2025)
von: Szafarczyk, Robert, et al.
Veröffentlicht: (2025)
ARCS: Autoregressive Circuit Synthesis with Topology-Aware Graph Attention and Spec Conditioning
von: Pathak, Tushar Dhananjay
Veröffentlicht: (2026)
von: Pathak, Tushar Dhananjay
Veröffentlicht: (2026)
Ähnliche Einträge
-
The prediction of the quality of results in Logic Synthesis using Transformer and Graph Neural Networks
von: Yang, Chenghao, et al.
Veröffentlicht: (2022) -
QUADOL: A Quality-Driven Approximate Logic Synthesis Method Exploiting Dual-Output LUTs for Modern FPGAs
von: Shi, Jian, et al.
Veröffentlicht: (2024) -
E-morphic: Scalable Equality Saturation for Structural Exploration in Logic Synthesis
von: Chen, Chen, et al.
Veröffentlicht: (2025) -
Synthesis of Resource-Efficient Superconducting Circuits with Clock-Free Alternating Logic
von: Volk, Jennifer, et al.
Veröffentlicht: (2024) -
ML-based AIG Timing Prediction to Enhance Logic Optimization
von: Jiang, Wenjing, et al.
Veröffentlicht: (2024)