Zero-Shot RTL Code Generation with Attention Sink Augmented Large Language Models
Fuente:
arXiv
Salvato in:
| Autori principali: | Sandal, Selim, Akturk, Ismail |
|---|---|
| Natura: | Preprint |
| Pubblicazione: |
2024
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| Soggetti: | |
| Accesso online: | |
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