Python-based DSL for generating Verilog model of Synchronous Digital Circuits

Fuente: arXiv

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Dettagli Bibliografici
Autori principali:	Datar, Mandar, Hegde, Dhruva S., Prasad, Vendra Durga, Prajapati, Manish, Manikanta, Neralla, Gupta, Devansh, Pavanija, Janampalli, Pare, Pratyush, Akash, Gupta, Shivam, Patkar, Sachin B.
Natura:	Preprint
Pubblicazione:	2024
Soggetti:	Hardware Architecture
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Accesso online

https://arxiv.org/abs/2406.09208