Python-based DSL for generating Verilog model of Synchronous Digital Circuits

Fuente: arXiv

Gespeichert in:

Bibliographische Detailangaben
Hauptverfasser:	Datar, Mandar, Hegde, Dhruva S., Prasad, Vendra Durga, Prajapati, Manish, Manikanta, Neralla, Gupta, Devansh, Pavanija, Janampalli, Pare, Pratyush, Akash, Gupta, Shivam, Patkar, Sachin B.
Format:	Preprint
Veröffentlicht:	2024
Schlagworte:	Hardware Architecture
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https://arxiv.org/abs/2406.09208