Design, Implementation and Evaluation of the SVNAPOT Extension on a RISC-V Processor
Fuente:
arXiv
Gespeichert in:
| Hauptverfasser: | Papadopoulos, Nikolaos-Charalampos, Psomadakis, Stratos, Karakostas, Vasileios, Koziris, Nectarios, Pnevmatikatos, Dionisios N. |
|---|---|
| Format: | Preprint |
| Veröffentlicht: |
2024
|
| Schlagworte: | |
| Online-Zugang: | |
| Tags: |
Tag hinzufügen
Keine Tags, Fügen Sie den ersten Tag hinzu!
|
Ähnliche Einträge
Evaluating the Effectiveness of Microarchitectural Hardware Fault Detection for Application-Specific Requirements
von: Papadopoulos, Konstantinos-Nikolaos, et al.
Veröffentlicht: (2024)
von: Papadopoulos, Konstantinos-Nikolaos, et al.
Veröffentlicht: (2024)
Mestra: Exploring Migration on Virtualized CGRAs
von: Kyriazis, Agamemnon, et al.
Veröffentlicht: (2026)
von: Kyriazis, Agamemnon, et al.
Veröffentlicht: (2026)
Hypervisor Extension for a RISC-V Processor
von: Gauchola, Jaume, et al.
Veröffentlicht: (2024)
von: Gauchola, Jaume, et al.
Veröffentlicht: (2024)
Optimizing Structured-Sparse Matrix Multiplication in RISC-V Vector Processors
von: Titopoulos, Vasileios, et al.
Veröffentlicht: (2025)
von: Titopoulos, Vasileios, et al.
Veröffentlicht: (2025)
eBPF-mm: Userspace-guided memory management in Linux with eBPF
von: Mores, Konstantinos, et al.
Veröffentlicht: (2024)
von: Mores, Konstantinos, et al.
Veröffentlicht: (2024)
Efficient Implementation of RISC-V Vector Permutation Instructions
von: Titopoulos, Vasileios, et al.
Veröffentlicht: (2025)
von: Titopoulos, Vasileios, et al.
Veröffentlicht: (2025)
Late Breaking Results: A RISC-V ISA Extension for Chaining in Scalar Processors
von: Colagrande, Luca, et al.
Veröffentlicht: (2025)
von: Colagrande, Luca, et al.
Veröffentlicht: (2025)
Automatic Microarchitecture-Aware Custom Instruction Design for RISC-V Processors
von: Rezunov, Evgenii, et al.
Veröffentlicht: (2025)
von: Rezunov, Evgenii, et al.
Veröffentlicht: (2025)
Web-Based Simulator of Superscalar RISC-V Processors
von: Jaros, Jiri, et al.
Veröffentlicht: (2024)
von: Jaros, Jiri, et al.
Veröffentlicht: (2024)
Functional ISS-Driven Verification of Superscalar RISC-V Processors
von: Galimberti, Andrea, et al.
Veröffentlicht: (2024)
von: Galimberti, Andrea, et al.
Veröffentlicht: (2024)
Floating Point HUB Adder for RISC-V Sargantana Processor
von: Bandera, Gerardo, et al.
Veröffentlicht: (2024)
von: Bandera, Gerardo, et al.
Veröffentlicht: (2024)
Advancing Cloud Computing Capabilities on gem5 by Implementing the RISC-V Hypervisor Extension
von: Fragkoulis, George-Marios, et al.
Veröffentlicht: (2024)
von: Fragkoulis, George-Marios, et al.
Veröffentlicht: (2024)
IzhiRISC-V -- a RISC-V-based Processor with Custom ISA Extension for Spiking Neuron Networks Processing with Izhikevich Neurons
von: Szczerek, Wiktor J., et al.
Veröffentlicht: (2025)
von: Szczerek, Wiktor J., et al.
Veröffentlicht: (2025)
Pipeline Stage Resolved Timing Characterization of FPGA and ASIC Implementations of a RISC V Processor
von: Darvishi, Mostafa
Veröffentlicht: (2025)
von: Darvishi, Mostafa
Veröffentlicht: (2025)
FERIVer: An FPGA-assisted Emulated Framework for RTL Verification of RISC-V Processors
von: Qin, Kun, et al.
Veröffentlicht: (2025)
von: Qin, Kun, et al.
Veröffentlicht: (2025)
ARISE: Automating RISC-V Instruction Set Extension
von: Hager-Clukas, Andreas, et al.
Veröffentlicht: (2025)
von: Hager-Clukas, Andreas, et al.
Veröffentlicht: (2025)
Pedagogically Motivated and Composable Open-Source RISC-V Processors for Computer Science Education
von: McDougall, Ian, et al.
Veröffentlicht: (2025)
von: McDougall, Ian, et al.
Veröffentlicht: (2025)
A "New Ara" for Vector Computing: An Open Source Highly Efficient RISC-V V 1.0 Vector Processor Design
von: Perotti, Matteo, et al.
Veröffentlicht: (2022)
von: Perotti, Matteo, et al.
Veröffentlicht: (2022)
RISC-V V Vector Extension (RVV) with reduced number of vector registers
von: Jacobs, Eino, et al.
Veröffentlicht: (2024)
von: Jacobs, Eino, et al.
Veröffentlicht: (2024)
A Scalable RISC-V Vector Processor Enabling Efficient Multi-Precision DNN Inference
von: Wang, Chuanning, et al.
Veröffentlicht: (2024)
von: Wang, Chuanning, et al.
Veröffentlicht: (2024)
Microarchitectural Co-Optimization for Sustained Throughput of RISC-V Multi-Lane Chaining Vector Processors
von: Wang, Weiying, et al.
Veröffentlicht: (2026)
von: Wang, Weiying, et al.
Veröffentlicht: (2026)
Unlimited Vector Processing for Wireless Baseband Based on RISC-V Extension
von: Jiang, Limin, et al.
Veröffentlicht: (2025)
von: Jiang, Limin, et al.
Veröffentlicht: (2025)
ARCANE: Adaptive RISC-V Cache Architecture for Near-memory Extensions
von: Petrolo, Vincenzo, et al.
Veröffentlicht: (2025)
von: Petrolo, Vincenzo, et al.
Veröffentlicht: (2025)
Flexing RISC-V Instruction Subset Processors to Extreme Edge
von: Raisiardali, Alireza, et al.
Veröffentlicht: (2025)
von: Raisiardali, Alireza, et al.
Veröffentlicht: (2025)
Efficient Trace for RISC-V: Design, Evaluation, and Integration in CVA6
von: Laghi, Umberto, et al.
Veröffentlicht: (2025)
von: Laghi, Umberto, et al.
Veröffentlicht: (2025)
AraXL: A Physically Scalable, Ultra-Wide RISC-V Vector Processor Design for Fast and Efficient Computation on Long Vectors
von: Purayil, Navaneeth Kunhi, et al.
Veröffentlicht: (2025)
von: Purayil, Navaneeth Kunhi, et al.
Veröffentlicht: (2025)
Work-in-Progress: Real-Time Neural Network Inference on a Custom RISC-V Multicore Vector Processor
von: Kirschner, Maximilian, et al.
Veröffentlicht: (2024)
von: Kirschner, Maximilian, et al.
Veröffentlicht: (2024)
SentryCore: A RISC-V Co-Processor System for Safe, Real-Time Control Applications
von: Rogenmoser, Michael, et al.
Veröffentlicht: (2024)
von: Rogenmoser, Michael, et al.
Veröffentlicht: (2024)
SPEED: A Scalable RISC-V Vector Processor Enabling Efficient Multi-Precision DNN Inference
von: Wang, Chuanning, et al.
Veröffentlicht: (2024)
von: Wang, Chuanning, et al.
Veröffentlicht: (2024)
Lyra: A Hardware-Accelerated RISC-V Verification Framework with Generative Model-Based Processor Fuzzing
von: Huo, Juncheng, et al.
Veröffentlicht: (2025)
von: Huo, Juncheng, et al.
Veröffentlicht: (2025)
Translating Common Security Assertions Across Processor Designs: A RISC-V Case Study
von: Imtiaz, Sharjeel, et al.
Veröffentlicht: (2025)
von: Imtiaz, Sharjeel, et al.
Veröffentlicht: (2025)
MultiVic: A Time-Predictable RISC-V Multi-Core Processor Optimized for Neural Network Inference
von: Kirschner, Maximilian, et al.
Veröffentlicht: (2025)
von: Kirschner, Maximilian, et al.
Veröffentlicht: (2025)
From Circuits to SoC Processors: Arithmetic Approximation Techniques & Embedded Computing Methodologies for DSP Acceleration
von: Leon, Vasileios
Veröffentlicht: (2023)
von: Leon, Vasileios
Veröffentlicht: (2023)
Using LLM such as ChatGPT for Designing and Implementing a RISC Processor: Execution,Challenges and Limitations
von: Hossain, Shadeeb, et al.
Veröffentlicht: (2024)
von: Hossain, Shadeeb, et al.
Veröffentlicht: (2024)
A RISC-V SOC for Terahertz IoT Devices: Implementation and design challenges
von: Zhong, Xinchao, et al.
Veröffentlicht: (2024)
von: Zhong, Xinchao, et al.
Veröffentlicht: (2024)
Register Dispersion: Reducing the Footprint of the Vector Register File in Vector Engines of Low-Cost RISC-V CPUs
von: Titopoulos, Vasileios, et al.
Veröffentlicht: (2025)
von: Titopoulos, Vasileios, et al.
Veröffentlicht: (2025)
VMXDOTP: A RISC-V Vector ISA Extension for Efficient Microscaling (MX) Format Acceleration
von: Wipfli, Max, et al.
Veröffentlicht: (2026)
von: Wipfli, Max, et al.
Veröffentlicht: (2026)
Verification and Validation (V&V)-in-the-Loop for RISC-V Design: The Holistic Vision of BZL
von: Ahmed, Sajjad, et al.
Veröffentlicht: (2026)
von: Ahmed, Sajjad, et al.
Veröffentlicht: (2026)
Hardware vs. Software Implementation of Warp-Level Features in Vortex RISC-V GPU
von: Pu, Huanzhi, et al.
Veröffentlicht: (2025)
von: Pu, Huanzhi, et al.
Veröffentlicht: (2025)
SimFuzz: Similarity-guided Block-level Mutation for RISC-V Processor Fuzzing
von: Lyu, Hao, et al.
Veröffentlicht: (2026)
von: Lyu, Hao, et al.
Veröffentlicht: (2026)
Ähnliche Einträge
-
Evaluating the Effectiveness of Microarchitectural Hardware Fault Detection for Application-Specific Requirements
von: Papadopoulos, Konstantinos-Nikolaos, et al.
Veröffentlicht: (2024) -
Mestra: Exploring Migration on Virtualized CGRAs
von: Kyriazis, Agamemnon, et al.
Veröffentlicht: (2026) -
Hypervisor Extension for a RISC-V Processor
von: Gauchola, Jaume, et al.
Veröffentlicht: (2024) -
Optimizing Structured-Sparse Matrix Multiplication in RISC-V Vector Processors
von: Titopoulos, Vasileios, et al.
Veröffentlicht: (2025) -
eBPF-mm: Userspace-guided memory management in Linux with eBPF
von: Mores, Konstantinos, et al.
Veröffentlicht: (2024)