Work-in-Progress: Real-Time Neural Network Inference on a Custom RISC-V Multicore Vector Processor
Fuente:
arXiv
Gespeichert in:
| Hauptverfasser: | Kirschner, Maximilian, Dudzik, Konstantin, Becker, Jürgen |
|---|---|
| Format: | Preprint |
| Veröffentlicht: |
2024
|
| Schlagworte: | |
| Online-Zugang: | |
| Tags: |
Tag hinzufügen
Keine Tags, Fügen Sie den ersten Tag hinzu!
|
Ähnliche Einträge
MultiVic: A Time-Predictable RISC-V Multi-Core Processor Optimized for Neural Network Inference
von: Kirschner, Maximilian, et al.
Veröffentlicht: (2025)
von: Kirschner, Maximilian, et al.
Veröffentlicht: (2025)
Automatic Microarchitecture-Aware Custom Instruction Design for RISC-V Processors
von: Rezunov, Evgenii, et al.
Veröffentlicht: (2025)
von: Rezunov, Evgenii, et al.
Veröffentlicht: (2025)
A Scalable RISC-V Vector Processor Enabling Efficient Multi-Precision DNN Inference
von: Wang, Chuanning, et al.
Veröffentlicht: (2024)
von: Wang, Chuanning, et al.
Veröffentlicht: (2024)
SPEED: A Scalable RISC-V Vector Processor Enabling Efficient Multi-Precision DNN Inference
von: Wang, Chuanning, et al.
Veröffentlicht: (2024)
von: Wang, Chuanning, et al.
Veröffentlicht: (2024)
Optimizing Structured-Sparse Matrix Multiplication in RISC-V Vector Processors
von: Titopoulos, Vasileios, et al.
Veröffentlicht: (2025)
von: Titopoulos, Vasileios, et al.
Veröffentlicht: (2025)
Hypervisor Extension for a RISC-V Processor
von: Gauchola, Jaume, et al.
Veröffentlicht: (2024)
von: Gauchola, Jaume, et al.
Veröffentlicht: (2024)
SentryCore: A RISC-V Co-Processor System for Safe, Real-Time Control Applications
von: Rogenmoser, Michael, et al.
Veröffentlicht: (2024)
von: Rogenmoser, Michael, et al.
Veröffentlicht: (2024)
Microarchitectural Co-Optimization for Sustained Throughput of RISC-V Multi-Lane Chaining Vector Processors
von: Wang, Weiying, et al.
Veröffentlicht: (2026)
von: Wang, Weiying, et al.
Veröffentlicht: (2026)
A "New Ara" for Vector Computing: An Open Source Highly Efficient RISC-V V 1.0 Vector Processor Design
von: Perotti, Matteo, et al.
Veröffentlicht: (2022)
von: Perotti, Matteo, et al.
Veröffentlicht: (2022)
Web-Based Simulator of Superscalar RISC-V Processors
von: Jaros, Jiri, et al.
Veröffentlicht: (2024)
von: Jaros, Jiri, et al.
Veröffentlicht: (2024)
IzhiRISC-V -- a RISC-V-based Processor with Custom ISA Extension for Spiking Neuron Networks Processing with Izhikevich Neurons
von: Szczerek, Wiktor J., et al.
Veröffentlicht: (2025)
von: Szczerek, Wiktor J., et al.
Veröffentlicht: (2025)
AraXL: A Physically Scalable, Ultra-Wide RISC-V Vector Processor Design for Fast and Efficient Computation on Long Vectors
von: Purayil, Navaneeth Kunhi, et al.
Veröffentlicht: (2025)
von: Purayil, Navaneeth Kunhi, et al.
Veröffentlicht: (2025)
Functional ISS-Driven Verification of Superscalar RISC-V Processors
von: Galimberti, Andrea, et al.
Veröffentlicht: (2024)
von: Galimberti, Andrea, et al.
Veröffentlicht: (2024)
Floating Point HUB Adder for RISC-V Sargantana Processor
von: Bandera, Gerardo, et al.
Veröffentlicht: (2024)
von: Bandera, Gerardo, et al.
Veröffentlicht: (2024)
Design, Implementation and Evaluation of the SVNAPOT Extension on a RISC-V Processor
von: Papadopoulos, Nikolaos-Charalampos, et al.
Veröffentlicht: (2024)
von: Papadopoulos, Nikolaos-Charalampos, et al.
Veröffentlicht: (2024)
Enabling RISC-V Vector Code Generation in MLIR through Custom xDSL Lowerings
von: Lei, Jie, et al.
Veröffentlicht: (2026)
von: Lei, Jie, et al.
Veröffentlicht: (2026)
A RISC-V Multicore and GPU SoC Platform with a Qualifiable Software Stack for Safety Critical Systems
von: Bonet, Marc Solé i, et al.
Veröffentlicht: (2025)
von: Bonet, Marc Solé i, et al.
Veröffentlicht: (2025)
Work-In-Progress: Accelerating Numpy With OpenBLAS For Open-Source RISC-V Chips
von: Koenig, Cyril, et al.
Veröffentlicht: (2025)
von: Koenig, Cyril, et al.
Veröffentlicht: (2025)
FERIVer: An FPGA-assisted Emulated Framework for RTL Verification of RISC-V Processors
von: Qin, Kun, et al.
Veröffentlicht: (2025)
von: Qin, Kun, et al.
Veröffentlicht: (2025)
Support Vector Machines Classification on Bendable RISC-V
von: Vergos, Polykarpos, et al.
Veröffentlicht: (2025)
von: Vergos, Polykarpos, et al.
Veröffentlicht: (2025)
Efficient Implementation of RISC-V Vector Permutation Instructions
von: Titopoulos, Vasileios, et al.
Veröffentlicht: (2025)
von: Titopoulos, Vasileios, et al.
Veröffentlicht: (2025)
Late Breaking Results: A RISC-V ISA Extension for Chaining in Scalar Processors
von: Colagrande, Luca, et al.
Veröffentlicht: (2025)
von: Colagrande, Luca, et al.
Veröffentlicht: (2025)
Pedagogically Motivated and Composable Open-Source RISC-V Processors for Computer Science Education
von: McDougall, Ian, et al.
Veröffentlicht: (2025)
von: McDougall, Ian, et al.
Veröffentlicht: (2025)
SpikeStream: Accelerating Spiking Neural Network Inference on RISC-V Clusters with Sparse Computation Extensions
von: Manoni, Simone, et al.
Veröffentlicht: (2025)
von: Manoni, Simone, et al.
Veröffentlicht: (2025)
Pipeline Stage Resolved Timing Characterization of FPGA and ASIC Implementations of a RISC V Processor
von: Darvishi, Mostafa
Veröffentlicht: (2025)
von: Darvishi, Mostafa
Veröffentlicht: (2025)
Flexing RISC-V Instruction Subset Processors to Extreme Edge
von: Raisiardali, Alireza, et al.
Veröffentlicht: (2025)
von: Raisiardali, Alireza, et al.
Veröffentlicht: (2025)
RISC-V V Vector Extension (RVV) with reduced number of vector registers
von: Jacobs, Eino, et al.
Veröffentlicht: (2024)
von: Jacobs, Eino, et al.
Veröffentlicht: (2024)
Lyra: A Hardware-Accelerated RISC-V Verification Framework with Generative Model-Based Processor Fuzzing
von: Huo, Juncheng, et al.
Veröffentlicht: (2025)
von: Huo, Juncheng, et al.
Veröffentlicht: (2025)
Unlimited Vector Processing for Wireless Baseband Based on RISC-V Extension
von: Jiang, Limin, et al.
Veröffentlicht: (2025)
von: Jiang, Limin, et al.
Veröffentlicht: (2025)
CVA6-VMRT: A Modular Approach Towards Time-Predictable Virtual Memory in a 64-bit Application Class RISC-V Processor
von: Reinwardt, Christopher, et al.
Veröffentlicht: (2025)
von: Reinwardt, Christopher, et al.
Veröffentlicht: (2025)
Register Dispersion: Reducing the Footprint of the Vector Register File in Vector Engines of Low-Cost RISC-V CPUs
von: Titopoulos, Vasileios, et al.
Veröffentlicht: (2025)
von: Titopoulos, Vasileios, et al.
Veröffentlicht: (2025)
Spatzformer: An Efficient Reconfigurable Dual-Core RISC-V V Cluster for Mixed Scalar-Vector Workloads
von: Perotti, Matteo, et al.
Veröffentlicht: (2024)
von: Perotti, Matteo, et al.
Veröffentlicht: (2024)
Spatz: Clustering Compact RISC-V-Based Vector Units to Maximize Computing Efficiency
von: Perotti, Matteo, et al.
Veröffentlicht: (2023)
von: Perotti, Matteo, et al.
Veröffentlicht: (2023)
RISC-Q: A Generator for Real-Time Quantum Control System-on-Chips Compatible with RISC-V
von: Liu, Junyi, et al.
Veröffentlicht: (2025)
von: Liu, Junyi, et al.
Veröffentlicht: (2025)
Hardware-Aware Neural Network Compilation with Learned Optimization: A RISC-V Accelerator Approach
von: Ganti, Ravindra, et al.
Veröffentlicht: (2025)
von: Ganti, Ravindra, et al.
Veröffentlicht: (2025)
SimFuzz: Similarity-guided Block-level Mutation for RISC-V Processor Fuzzing
von: Lyu, Hao, et al.
Veröffentlicht: (2026)
von: Lyu, Hao, et al.
Veröffentlicht: (2026)
Bio-RV: Low-Power Resource-Efficient RISC-V Processor for Biomedical Applications
von: Sharma, Vijay Pratap, et al.
Veröffentlicht: (2026)
von: Sharma, Vijay Pratap, et al.
Veröffentlicht: (2026)
VMXDOTP: A RISC-V Vector ISA Extension for Efficient Microscaling (MX) Format Acceleration
von: Wipfli, Max, et al.
Veröffentlicht: (2026)
von: Wipfli, Max, et al.
Veröffentlicht: (2026)
In-Pipeline Integration of Digital In-Memory-Computing into RISC-V Vector Architecture to Accelerate Deep Learning
von: Spagnolo, Tommaso, et al.
Veröffentlicht: (2026)
von: Spagnolo, Tommaso, et al.
Veröffentlicht: (2026)
xTern: Energy-Efficient Ternary Neural Network Inference on RISC-V-Based Edge Systems
von: Rutishauser, Georg, et al.
Veröffentlicht: (2024)
von: Rutishauser, Georg, et al.
Veröffentlicht: (2024)
Ähnliche Einträge
-
MultiVic: A Time-Predictable RISC-V Multi-Core Processor Optimized for Neural Network Inference
von: Kirschner, Maximilian, et al.
Veröffentlicht: (2025) -
Automatic Microarchitecture-Aware Custom Instruction Design for RISC-V Processors
von: Rezunov, Evgenii, et al.
Veröffentlicht: (2025) -
A Scalable RISC-V Vector Processor Enabling Efficient Multi-Precision DNN Inference
von: Wang, Chuanning, et al.
Veröffentlicht: (2024) -
SPEED: A Scalable RISC-V Vector Processor Enabling Efficient Multi-Precision DNN Inference
von: Wang, Chuanning, et al.
Veröffentlicht: (2024) -
Optimizing Structured-Sparse Matrix Multiplication in RISC-V Vector Processors
von: Titopoulos, Vasileios, et al.
Veröffentlicht: (2025)