MetRex: A Benchmark for Verilog Code Metric Reasoning Using LLMs
Fuente:
arXiv
Enregistré dans:
| Auteurs principaux: | Abdelatty, Manar, Ma, Jingxiao, Reda, Sherief |
|---|---|
| Format: | Preprint |
| Publié: |
2024
|
| Sujets: | |
| Accès en ligne: | |
| Tags: |
Ajouter un tag
Pas de tags, Soyez le premier à ajouter un tag!
|
Documents similaires
VerilogMonkey: Exploring Parallel Scaling for Automated Verilog Code Generation with LLMs
par: Niu, Juxin, et autres
Publié: (2025)
par: Niu, Juxin, et autres
Publié: (2025)
Approximate Logic Synthesis Using BLASYS
par: Ma, Jingxiao, et autres
Publié: (2025)
par: Ma, Jingxiao, et autres
Publié: (2025)
VeriInteresting: An Empirical Study of Model Prompt Interactions in Verilog Code Generation
par: Collini, Luca, et autres
Publié: (2026)
par: Collini, Luca, et autres
Publié: (2026)
CraftRTL: High-quality Synthetic Data Generation for Verilog Code Models with Correct-by-Construction Non-Textual Representations and Targeted Code Repair
par: Liu, Mingjie, et autres
Publié: (2024)
par: Liu, Mingjie, et autres
Publié: (2024)
ProtocolLLM: RTL Benchmark for SystemVerilog Generation of Communication Protocols
par: Sheth, Arnav, et autres
Publié: (2025)
par: Sheth, Arnav, et autres
Publié: (2025)
QiMeng-CodeV-R1: Reasoning-Enhanced Verilog Generation
par: Zhu, Yaoyu, et autres
Publié: (2025)
par: Zhu, Yaoyu, et autres
Publié: (2025)
HaVen: Hallucination-Mitigated LLM for Verilog Code Generation Aligned with HDL Engineers
par: Yang, Yiyao, et autres
Publié: (2025)
par: Yang, Yiyao, et autres
Publié: (2025)
VRank: Enhancing Verilog Code Generation from Large Language Models via Self-Consistency
par: Zhao, Zhuorui, et autres
Publié: (2025)
par: Zhao, Zhuorui, et autres
Publié: (2025)
Pluto: A Benchmark for Evaluating Efficiency of LLM-generated Hardware Code
par: Abdelatty, Manar, et autres
Publié: (2025)
par: Abdelatty, Manar, et autres
Publié: (2025)
Speculative Decoding for Verilog: Speed and Quality, All in One
par: Xu, Changran, et autres
Publié: (2025)
par: Xu, Changran, et autres
Publié: (2025)
HaShiFlex: A High-Throughput Hardened Shifter DNN Accelerator with Fine-Tuning Flexibility
par: Herbst, Jonathan, et autres
Publié: (2025)
par: Herbst, Jonathan, et autres
Publié: (2025)
ChipXplore: Natural Language Exploration of Hardware Designs and Libraries
par: Abdelatty, Manar, et autres
Publié: (2024)
par: Abdelatty, Manar, et autres
Publié: (2024)
DeepRTL: Bridging Verilog Understanding and Generation with a Unified Representation Model
par: Liu, Yi, et autres
Publié: (2025)
par: Liu, Yi, et autres
Publié: (2025)
QiMeng-SALV: Signal-Aware Learning for Verilog Code Generation
par: Zhang, Yang, et autres
Publié: (2025)
par: Zhang, Yang, et autres
Publié: (2025)
Chain-of-Descriptions: Improving Code LLMs for VHDL Code Generation and Summarization
par: Vijayaraghavan, Prashanth, et autres
Publié: (2025)
par: Vijayaraghavan, Prashanth, et autres
Publié: (2025)
VFocus: Better Verilog Generation from Large Language Model via Focused Reasoning
par: Zhao, Zhuorui, et autres
Publié: (2025)
par: Zhao, Zhuorui, et autres
Publié: (2025)
VeriGRAG: Enhancing LLM-Based Verilog Code Generation with Structure-Aware Soft Prompts
par: Zhao, Jiayu, et autres
Publié: (2025)
par: Zhao, Jiayu, et autres
Publié: (2025)
ReasoningV: Efficient Verilog Code Generation with Adaptive Hybrid Reasoning Model
par: Qin, Haiyan, et autres
Publié: (2025)
par: Qin, Haiyan, et autres
Publié: (2025)
EvoVerilog: Large Langugage Model Assisted Evolution of Verilog Code
par: Guo, Ping, et autres
Publié: (2025)
par: Guo, Ping, et autres
Publié: (2025)
Aligning Netlist to Source Code using SynAlign
par: Garg, Sakshi, et autres
Publié: (2025)
par: Garg, Sakshi, et autres
Publié: (2025)
VerilogCL: A Contrastive Learning Framework for Robust LLM-Based Verilog Generation
par: Tan, Yan, et autres
Publié: (2026)
par: Tan, Yan, et autres
Publié: (2026)
Customized Retrieval Augmented Generation and Benchmarking for EDA Tool Documentation QA
par: Pu, Yuan, et autres
Publié: (2024)
par: Pu, Yuan, et autres
Publié: (2024)
AutoVCoder: A Systematic Framework for Automated Verilog Code Generation using LLMs
par: Gao, Mingzhe, et autres
Publié: (2024)
par: Gao, Mingzhe, et autres
Publié: (2024)
VeriReason: Reinforcement Learning with Testbench Feedback for Reasoning-Enhanced Verilog Generation
par: Wang, Yiting, et autres
Publié: (2025)
par: Wang, Yiting, et autres
Publié: (2025)
VeriMind: Agentic LLM for Automated Verilog Generation with a Novel Evaluation Metric
par: Nadimi, Bardia, et autres
Publié: (2025)
par: Nadimi, Bardia, et autres
Publié: (2025)
Veritas: Deterministic Verilog Code Synthesis from LLM-Generated Conjunctive Normal Form
par: Roy, Prithwish Basu, et autres
Publié: (2025)
par: Roy, Prithwish Basu, et autres
Publié: (2025)
hdl2v: A Code Translation Dataset for Enhanced LLM Verilog Generation
par: Hong, Charles, et autres
Publié: (2025)
par: Hong, Charles, et autres
Publié: (2025)
LLM-FSM: Scaling Large Language Models for Finite-State Reasoning in RTL Code Generation
par: Wu, Yuheng, et autres
Publié: (2026)
par: Wu, Yuheng, et autres
Publié: (2026)
Exploring the Agentic Frontier of Verilog Code Generation
par: Yubeaton, Patrick, et autres
Publié: (2026)
par: Yubeaton, Patrick, et autres
Publié: (2026)
HDLFORGE: A Two-Stage Multi-Agent Framework for Efficient Verilog Code Generation with Adaptive Model Escalation
par: Abdollahi, Armin, et autres
Publié: (2026)
par: Abdollahi, Armin, et autres
Publié: (2026)
Automatically Improving LLM-based Verilog Generation using EDA Tool Feedback
par: Blocklove, Jason, et autres
Publié: (2024)
par: Blocklove, Jason, et autres
Publié: (2024)
ChipSeek: Optimizing Verilog Generation via EDA-Integrated Reinforcement Learning
par: Chen, Zhirong, et autres
Publié: (2025)
par: Chen, Zhirong, et autres
Publié: (2025)
AutoVeriFix: Automatically Correcting Errors and Enhancing Functional Correctness in LLM-Generated Verilog Code
par: Tan, Yan, et autres
Publié: (2025)
par: Tan, Yan, et autres
Publié: (2025)
Hardwired-Neurons Language Processing Units as General-Purpose Cognitive Substrates
par: Liu, Yang, et autres
Publié: (2025)
par: Liu, Yang, et autres
Publié: (2025)
Large Language Model for Verilog Code Generation: Literature Review and the Road Ahead
par: Yang, Guang, et autres
Publié: (2025)
par: Yang, Guang, et autres
Publié: (2025)
ORAssistant: A Custom RAG-based Conversational Assistant for OpenROAD
par: Kaintura, Aviral, et autres
Publié: (2024)
par: Kaintura, Aviral, et autres
Publié: (2024)
VeriPy -- A New Python-Based Approach for SDR Pipelined/Unrolled Hardware Accelerator Generation
par: Zhao, Yuqin, et autres
Publié: (2025)
par: Zhao, Yuqin, et autres
Publié: (2025)
PyraNet: A Multi-Layered Hierarchical Dataset for Verilog
par: Nadimi, Bardia, et autres
Publié: (2024)
par: Nadimi, Bardia, et autres
Publié: (2024)
Understanding and Mitigating Errors of LLM-Generated RTL Code
par: Zhang, Jiazheng, et autres
Publié: (2025)
par: Zhang, Jiazheng, et autres
Publié: (2025)
Digital ASIC Design with Ongoing LLMs: Strategies and Prospects
par: Xiang, Maoyang, et autres
Publié: (2024)
par: Xiang, Maoyang, et autres
Publié: (2024)
Documents similaires
-
VerilogMonkey: Exploring Parallel Scaling for Automated Verilog Code Generation with LLMs
par: Niu, Juxin, et autres
Publié: (2025) -
Approximate Logic Synthesis Using BLASYS
par: Ma, Jingxiao, et autres
Publié: (2025) -
VeriInteresting: An Empirical Study of Model Prompt Interactions in Verilog Code Generation
par: Collini, Luca, et autres
Publié: (2026) -
CraftRTL: High-quality Synthetic Data Generation for Verilog Code Models with Correct-by-Construction Non-Textual Representations and Targeted Code Repair
par: Liu, Mingjie, et autres
Publié: (2024) -
ProtocolLLM: RTL Benchmark for SystemVerilog Generation of Communication Protocols
par: Sheth, Arnav, et autres
Publié: (2025)