CoopetitiveV: Leveraging LLM-powered Coopetitive Multi-Agent Prompting for High-quality Verilog Generation
Fuente:
arXiv
Gespeichert in:
| Hauptverfasser: | Mi, Zhendong, Zheng, Renming, Zhong, Haowen, Sun, Yue, Kneeland, Seth, Moitra, Sayan, Kutzer, Ken, Huang, Zhaozhuo Xu Shaoyi |
|---|---|
| Format: | Preprint |
| Veröffentlicht: |
2024
|
| Schlagworte: | |
| Online-Zugang: | |
| Tags: |
Tag hinzufügen
Keine Tags, Fügen Sie den ersten Tag hinzu!
|
Ähnliche Einträge
VerilogCL: A Contrastive Learning Framework for Robust LLM-Based Verilog Generation
von: Tan, Yan, et al.
Veröffentlicht: (2026)
von: Tan, Yan, et al.
Veröffentlicht: (2026)
LintLLM: An Open-Source Verilog Linting Framework Based on Large Language Models
von: Fang, Zhigang, et al.
Veröffentlicht: (2025)
von: Fang, Zhigang, et al.
Veröffentlicht: (2025)
Veritas: Deterministic Verilog Code Synthesis from LLM-Generated Conjunctive Normal Form
von: Roy, Prithwish Basu, et al.
Veröffentlicht: (2025)
von: Roy, Prithwish Basu, et al.
Veröffentlicht: (2025)
AutoVeriFix: Automatically Correcting Errors and Enhancing Functional Correctness in LLM-Generated Verilog Code
von: Tan, Yan, et al.
Veröffentlicht: (2025)
von: Tan, Yan, et al.
Veröffentlicht: (2025)
Location is Key: Leveraging Large Language Model for Functional Bug Localization in Verilog
von: Yao, Bingkun, et al.
Veröffentlicht: (2024)
von: Yao, Bingkun, et al.
Veröffentlicht: (2024)
HDLFORGE: A Two-Stage Multi-Agent Framework for Efficient Verilog Code Generation with Adaptive Model Escalation
von: Abdollahi, Armin, et al.
Veröffentlicht: (2026)
von: Abdollahi, Armin, et al.
Veröffentlicht: (2026)
VeriInteresting: An Empirical Study of Model Prompt Interactions in Verilog Code Generation
von: Collini, Luca, et al.
Veröffentlicht: (2026)
von: Collini, Luca, et al.
Veröffentlicht: (2026)
PIVOT- Input-aware Path Selection for Energy-efficient ViT Inference
von: Moitra, Abhishek, et al.
Veröffentlicht: (2024)
von: Moitra, Abhishek, et al.
Veröffentlicht: (2024)
EvoVerilog: Large Langugage Model Assisted Evolution of Verilog Code
von: Guo, Ping, et al.
Veröffentlicht: (2025)
von: Guo, Ping, et al.
Veröffentlicht: (2025)
Python-based DSL for generating Verilog model of Synchronous Digital Circuits
von: Datar, Mandar, et al.
Veröffentlicht: (2024)
von: Datar, Mandar, et al.
Veröffentlicht: (2024)
VerilogMonkey: Exploring Parallel Scaling for Automated Verilog Code Generation with LLMs
von: Niu, Juxin, et al.
Veröffentlicht: (2025)
von: Niu, Juxin, et al.
Veröffentlicht: (2025)
MG-Verilog: Multi-grained Dataset Towards Enhanced LLM-assisted Verilog Generation
von: Zhang, Yongan, et al.
Veröffentlicht: (2024)
von: Zhang, Yongan, et al.
Veröffentlicht: (2024)
VeriGRAG: Enhancing LLM-Based Verilog Code Generation with Structure-Aware Soft Prompts
von: Zhao, Jiayu, et al.
Veröffentlicht: (2025)
von: Zhao, Jiayu, et al.
Veröffentlicht: (2025)
ReasoningV: Efficient Verilog Code Generation with Adaptive Hybrid Reasoning Model
von: Qin, Haiyan, et al.
Veröffentlicht: (2025)
von: Qin, Haiyan, et al.
Veröffentlicht: (2025)
HaVen: Hallucination-Mitigated LLM for Verilog Code Generation Aligned with HDL Engineers
von: Yang, Yiyao, et al.
Veröffentlicht: (2025)
von: Yang, Yiyao, et al.
Veröffentlicht: (2025)
Annotating Slack Directly on Your Verilog: Fine-Grained RTL Timing Evaluation for Early Optimization
von: Fang, Wenji, et al.
Veröffentlicht: (2024)
von: Fang, Wenji, et al.
Veröffentlicht: (2024)
Automatic High-quality Verilog Assertion Generation through Subtask-Focused Fine-Tuned LLMs and Iterative Prompting
von: Shahidzadeh, Mohammad, et al.
Veröffentlicht: (2024)
von: Shahidzadeh, Mohammad, et al.
Veröffentlicht: (2024)
Insights from Verification: Training a Verilog Generation LLM with Reinforcement Learning with Testbench Feedback
von: Wang, Ning, et al.
Veröffentlicht: (2025)
von: Wang, Ning, et al.
Veröffentlicht: (2025)
DiffAxE: Diffusion-driven Hardware Accelerator Generation and Design Space Exploration
von: Ghosh, Arkapravo, et al.
Veröffentlicht: (2025)
von: Ghosh, Arkapravo, et al.
Veröffentlicht: (2025)
Exploring the Agentic Frontier of Verilog Code Generation
von: Yubeaton, Patrick, et al.
Veröffentlicht: (2026)
von: Yubeaton, Patrick, et al.
Veröffentlicht: (2026)
VFlow: Discovering Optimal Agentic Workflows for Verilog Generation
von: Wei, Yangbo, et al.
Veröffentlicht: (2025)
von: Wei, Yangbo, et al.
Veröffentlicht: (2025)
TimingLLM: A Two-Stage Retrieval-Augmented Framework for Pre-Synthesis Timing Prediction from Verilog
von: Abdollahi, Armin, et al.
Veröffentlicht: (2026)
von: Abdollahi, Armin, et al.
Veröffentlicht: (2026)
LLM-VeriPPA: Power, Performance, and Area Optimization aware Verilog Code Generation with Large Language Models
von: Thorat, Kiran, et al.
Veröffentlicht: (2025)
von: Thorat, Kiran, et al.
Veröffentlicht: (2025)
MCBP: A Memory-Compute Efficient LLM Inference Accelerator Leveraging Bit-Slice-enabled Sparsity and Repetitiveness
von: Wang, Huizheng, et al.
Veröffentlicht: (2025)
von: Wang, Huizheng, et al.
Veröffentlicht: (2025)
Large Language Model for Verilog Code Generation: Literature Review and the Road Ahead
von: Yang, Guang, et al.
Veröffentlicht: (2025)
von: Yang, Guang, et al.
Veröffentlicht: (2025)
VeriContaminated: Assessing LLM-Driven Verilog Coding for Data Contamination
von: Wang, Zeng, et al.
Veröffentlicht: (2025)
von: Wang, Zeng, et al.
Veröffentlicht: (2025)
ProtocolLLM: RTL Benchmark for SystemVerilog Generation of Communication Protocols
von: Sheth, Arnav, et al.
Veröffentlicht: (2025)
von: Sheth, Arnav, et al.
Veröffentlicht: (2025)
HULK-V: a Heterogeneous Ultra-low-power Linux capable RISC-V SoC
von: Valente, Luca, et al.
Veröffentlicht: (2022)
von: Valente, Luca, et al.
Veröffentlicht: (2022)
DeepV: A Model-Agnostic Retrieval-Augmented Framework for Verilog Code Generation with a High-Quality Knowledge Base
von: Ibnat, Zahin, et al.
Veröffentlicht: (2025)
von: Ibnat, Zahin, et al.
Veröffentlicht: (2025)
Automatically Improving LLM-based Verilog Generation using EDA Tool Feedback
von: Blocklove, Jason, et al.
Veröffentlicht: (2024)
von: Blocklove, Jason, et al.
Veröffentlicht: (2024)
Comprehensive Verilog Design Problems: A Next-Generation Benchmark Dataset for Evaluating Large Language Models and Agents on RTL Design and Verification
von: Pinckney, Nathaniel, et al.
Veröffentlicht: (2025)
von: Pinckney, Nathaniel, et al.
Veröffentlicht: (2025)
QiMeng-CodeV-R1: Reasoning-Enhanced Verilog Generation
von: Zhu, Yaoyu, et al.
Veröffentlicht: (2025)
von: Zhu, Yaoyu, et al.
Veröffentlicht: (2025)
Quadrilatero: A RISC-V programmable matrix coprocessor for low-power edge applications
von: Cammarata, Danilo, et al.
Veröffentlicht: (2025)
von: Cammarata, Danilo, et al.
Veröffentlicht: (2025)
RealBench: Benchmarking Verilog Generation Models with Real-World IP Designs
von: Jin, Pengwei, et al.
Veröffentlicht: (2025)
von: Jin, Pengwei, et al.
Veröffentlicht: (2025)
MetRex: A Benchmark for Verilog Code Metric Reasoning Using LLMs
von: Abdelatty, Manar, et al.
Veröffentlicht: (2024)
von: Abdelatty, Manar, et al.
Veröffentlicht: (2024)
Natural language is not enough: Benchmarking multi-modal generative AI for Verilog generation
von: Chang, Kaiyan, et al.
Veröffentlicht: (2024)
von: Chang, Kaiyan, et al.
Veröffentlicht: (2024)
Large Language Model for Verilog Generation with Code-Structure-Guided Reinforcement Learning
von: Wang, Ning, et al.
Veröffentlicht: (2024)
von: Wang, Ning, et al.
Veröffentlicht: (2024)
LayoutCopilot: An LLM-powered Multi-agent Collaborative Framework for Interactive Analog Layout Design
von: Liu, Bingyang, et al.
Veröffentlicht: (2024)
von: Liu, Bingyang, et al.
Veröffentlicht: (2024)
The Cream Rises to the Top: Efficient Reranking Method for Verilog Code Generation
von: Yang, Guang, et al.
Veröffentlicht: (2025)
von: Yang, Guang, et al.
Veröffentlicht: (2025)
HiVeGen -- Hierarchical LLM-based Verilog Generation for Scalable Chip Design
von: Tang, Jinwei, et al.
Veröffentlicht: (2024)
von: Tang, Jinwei, et al.
Veröffentlicht: (2024)
Ähnliche Einträge
-
VerilogCL: A Contrastive Learning Framework for Robust LLM-Based Verilog Generation
von: Tan, Yan, et al.
Veröffentlicht: (2026) -
LintLLM: An Open-Source Verilog Linting Framework Based on Large Language Models
von: Fang, Zhigang, et al.
Veröffentlicht: (2025) -
Veritas: Deterministic Verilog Code Synthesis from LLM-Generated Conjunctive Normal Form
von: Roy, Prithwish Basu, et al.
Veröffentlicht: (2025) -
AutoVeriFix: Automatically Correcting Errors and Enhancing Functional Correctness in LLM-Generated Verilog Code
von: Tan, Yan, et al.
Veröffentlicht: (2025) -
Location is Key: Leveraging Large Language Model for Functional Bug Localization in Verilog
von: Yao, Bingkun, et al.
Veröffentlicht: (2024)