Optimizing Structured-Sparse Matrix Multiplication in RISC-V Vector Processors
Fuente:
arXiv
Salvato in:
| Autori principali: | Titopoulos, Vasileios, Alexandridis, Kosmas, Peltekis, Christodoulos, Nicopoulos, Chrysostomos, Dimitrakopoulos, Giorgos |
|---|---|
| Natura: | Preprint |
| Pubblicazione: |
2025
|
| Soggetti: | |
| Accesso online: | |
| Tags: |
Aggiungi Tag
Nessun Tag, puoi essere il primo ad aggiungerne!!
|
Documenti analoghi
DeMM: A Decoupled Matrix Multiplication Engine Supporting Relaxed Structured Sparsity
di: Peltekis, Christodoulos, et al.
Pubblicazione: (2024)
di: Peltekis, Christodoulos, et al.
Pubblicazione: (2024)
Register Dispersion: Reducing the Footprint of the Vector Register File in Vector Engines of Low-Cost RISC-V CPUs
di: Titopoulos, Vasileios, et al.
Pubblicazione: (2025)
di: Titopoulos, Vasileios, et al.
Pubblicazione: (2025)
Efficient Implementation of RISC-V Vector Permutation Instructions
di: Titopoulos, Vasileios, et al.
Pubblicazione: (2025)
di: Titopoulos, Vasileios, et al.
Pubblicazione: (2025)
Periodic Online Testing for Sparse Systolic Tensor Arrays
di: Peltekis, Christodoulos, et al.
Pubblicazione: (2025)
di: Peltekis, Christodoulos, et al.
Pubblicazione: (2025)
Reusing Softmax Hardware Unit for GELU Computation in Transformers
di: Peltekis, Christodoulos, et al.
Pubblicazione: (2024)
di: Peltekis, Christodoulos, et al.
Pubblicazione: (2024)
Floating-Point Multiply-Add with Approximate Normalization for Low-Cost Matrix Engines
di: Alexandridis, Kosmas, et al.
Pubblicazione: (2024)
di: Alexandridis, Kosmas, et al.
Pubblicazione: (2024)
Low-Cost FlashAttention with Fused Exponential and Multiplication Hardware Operators
di: Alexandridis, Kosmas, et al.
Pubblicazione: (2025)
di: Alexandridis, Kosmas, et al.
Pubblicazione: (2025)
Custom Algorithm-based Fault Tolerance for Attention Layers in Transformers
di: Titopoulos, Vasileios, et al.
Pubblicazione: (2025)
di: Titopoulos, Vasileios, et al.
Pubblicazione: (2025)
FLASH-D: FlashAttention with Hidden Softmax Division
di: Alexandridis, Kosmas, et al.
Pubblicazione: (2025)
di: Alexandridis, Kosmas, et al.
Pubblicazione: (2025)
Error Checking for Sparse Systolic Tensor Arrays
di: Peltekis, Christodoulos, et al.
Pubblicazione: (2024)
di: Peltekis, Christodoulos, et al.
Pubblicazione: (2024)
GCN-ABFT: Low-Cost Online Error Checking for Graph Convolutional Networks
di: Peltekis, Christodoulos, et al.
Pubblicazione: (2024)
di: Peltekis, Christodoulos, et al.
Pubblicazione: (2024)
H-FA: A Hybrid Floating-Point and Logarithmic Approach to Hardware Accelerated FlashAttention
di: Alexandridis, Kosmas, et al.
Pubblicazione: (2025)
di: Alexandridis, Kosmas, et al.
Pubblicazione: (2025)
Online Alignment and Addition in Multi-Term Floating-Point Adders
di: Alexandridis, Kosmas, et al.
Pubblicazione: (2024)
di: Alexandridis, Kosmas, et al.
Pubblicazione: (2024)
Vectorized FlashAttention with Low-cost Exponential Computation in RISC-V Vector Processors
di: Titopoulos, Vasileios, et al.
Pubblicazione: (2025)
di: Titopoulos, Vasileios, et al.
Pubblicazione: (2025)
Design, Implementation and Evaluation of the SVNAPOT Extension on a RISC-V Processor
di: Papadopoulos, Nikolaos-Charalampos, et al.
Pubblicazione: (2024)
di: Papadopoulos, Nikolaos-Charalampos, et al.
Pubblicazione: (2024)
Microarchitectural Co-Optimization for Sustained Throughput of RISC-V Multi-Lane Chaining Vector Processors
di: Wang, Weiying, et al.
Pubblicazione: (2026)
di: Wang, Weiying, et al.
Pubblicazione: (2026)
Hypervisor Extension for a RISC-V Processor
di: Gauchola, Jaume, et al.
Pubblicazione: (2024)
di: Gauchola, Jaume, et al.
Pubblicazione: (2024)
A Scalable RISC-V Vector Processor Enabling Efficient Multi-Precision DNN Inference
di: Wang, Chuanning, et al.
Pubblicazione: (2024)
di: Wang, Chuanning, et al.
Pubblicazione: (2024)
MX: Enhancing RISC-V's Vector ISA for Ultra-Low Overhead, Energy-Efficient Matrix Multiplication
di: Perotti, Matteo, et al.
Pubblicazione: (2024)
di: Perotti, Matteo, et al.
Pubblicazione: (2024)
A "New Ara" for Vector Computing: An Open Source Highly Efficient RISC-V V 1.0 Vector Processor Design
di: Perotti, Matteo, et al.
Pubblicazione: (2022)
di: Perotti, Matteo, et al.
Pubblicazione: (2022)
Web-Based Simulator of Superscalar RISC-V Processors
di: Jaros, Jiri, et al.
Pubblicazione: (2024)
di: Jaros, Jiri, et al.
Pubblicazione: (2024)
SPEED: A Scalable RISC-V Vector Processor Enabling Efficient Multi-Precision DNN Inference
di: Wang, Chuanning, et al.
Pubblicazione: (2024)
di: Wang, Chuanning, et al.
Pubblicazione: (2024)
Work-in-Progress: Real-Time Neural Network Inference on a Custom RISC-V Multicore Vector Processor
di: Kirschner, Maximilian, et al.
Pubblicazione: (2024)
di: Kirschner, Maximilian, et al.
Pubblicazione: (2024)
AraXL: A Physically Scalable, Ultra-Wide RISC-V Vector Processor Design for Fast and Efficient Computation on Long Vectors
di: Purayil, Navaneeth Kunhi, et al.
Pubblicazione: (2025)
di: Purayil, Navaneeth Kunhi, et al.
Pubblicazione: (2025)
Functional ISS-Driven Verification of Superscalar RISC-V Processors
di: Galimberti, Andrea, et al.
Pubblicazione: (2024)
di: Galimberti, Andrea, et al.
Pubblicazione: (2024)
Floating Point HUB Adder for RISC-V Sargantana Processor
di: Bandera, Gerardo, et al.
Pubblicazione: (2024)
di: Bandera, Gerardo, et al.
Pubblicazione: (2024)
High-Performance Pipelined NTT Accelerators with Homogeneous Digit-Serial Modulo Arithmetic
di: Alexakis, George, et al.
Pubblicazione: (2025)
di: Alexakis, George, et al.
Pubblicazione: (2025)
Automatic Microarchitecture-Aware Custom Instruction Design for RISC-V Processors
di: Rezunov, Evgenii, et al.
Pubblicazione: (2025)
di: Rezunov, Evgenii, et al.
Pubblicazione: (2025)
FERIVer: An FPGA-assisted Emulated Framework for RTL Verification of RISC-V Processors
di: Qin, Kun, et al.
Pubblicazione: (2025)
di: Qin, Kun, et al.
Pubblicazione: (2025)
MultiVic: A Time-Predictable RISC-V Multi-Core Processor Optimized for Neural Network Inference
di: Kirschner, Maximilian, et al.
Pubblicazione: (2025)
di: Kirschner, Maximilian, et al.
Pubblicazione: (2025)
Support Vector Machines Classification on Bendable RISC-V
di: Vergos, Polykarpos, et al.
Pubblicazione: (2025)
di: Vergos, Polykarpos, et al.
Pubblicazione: (2025)
Late Breaking Results: A RISC-V ISA Extension for Chaining in Scalar Processors
di: Colagrande, Luca, et al.
Pubblicazione: (2025)
di: Colagrande, Luca, et al.
Pubblicazione: (2025)
Pedagogically Motivated and Composable Open-Source RISC-V Processors for Computer Science Education
di: McDougall, Ian, et al.
Pubblicazione: (2025)
di: McDougall, Ian, et al.
Pubblicazione: (2025)
Towards Zero-Stall Matrix Multiplication on Energy-Efficient RISC-V Clusters for Machine Learning Acceleration
di: Colagrande, Luca, et al.
Pubblicazione: (2025)
di: Colagrande, Luca, et al.
Pubblicazione: (2025)
GUST: Graph Edge-Coloring Utilization for Accelerating Sparse Matrix Vector Multiplication
di: Gerami, Armin, et al.
Pubblicazione: (2024)
di: Gerami, Armin, et al.
Pubblicazione: (2024)
Flexing RISC-V Instruction Subset Processors to Extreme Edge
di: Raisiardali, Alireza, et al.
Pubblicazione: (2025)
di: Raisiardali, Alireza, et al.
Pubblicazione: (2025)
RISC-V V Vector Extension (RVV) with reduced number of vector registers
di: Jacobs, Eino, et al.
Pubblicazione: (2024)
di: Jacobs, Eino, et al.
Pubblicazione: (2024)
Lyra: A Hardware-Accelerated RISC-V Verification Framework with Generative Model-Based Processor Fuzzing
di: Huo, Juncheng, et al.
Pubblicazione: (2025)
di: Huo, Juncheng, et al.
Pubblicazione: (2025)
SentryCore: A RISC-V Co-Processor System for Safe, Real-Time Control Applications
di: Rogenmoser, Michael, et al.
Pubblicazione: (2024)
di: Rogenmoser, Michael, et al.
Pubblicazione: (2024)
Unlimited Vector Processing for Wireless Baseband Based on RISC-V Extension
di: Jiang, Limin, et al.
Pubblicazione: (2025)
di: Jiang, Limin, et al.
Pubblicazione: (2025)
Documenti analoghi
-
DeMM: A Decoupled Matrix Multiplication Engine Supporting Relaxed Structured Sparsity
di: Peltekis, Christodoulos, et al.
Pubblicazione: (2024) -
Register Dispersion: Reducing the Footprint of the Vector Register File in Vector Engines of Low-Cost RISC-V CPUs
di: Titopoulos, Vasileios, et al.
Pubblicazione: (2025) -
Efficient Implementation of RISC-V Vector Permutation Instructions
di: Titopoulos, Vasileios, et al.
Pubblicazione: (2025) -
Periodic Online Testing for Sparse Systolic Tensor Arrays
di: Peltekis, Christodoulos, et al.
Pubblicazione: (2025) -
Reusing Softmax Hardware Unit for GELU Computation in Transformers
di: Peltekis, Christodoulos, et al.
Pubblicazione: (2024)