CogSys: Efficient and Scalable Neurosymbolic Cognition System via Algorithm-Hardware Co-Design
Fuente:
arXiv
Salvato in:
| Autori principali: | Wan, Zishen, Yang, Hanchen, Raj, Ritik, Liu, Che-Kai, Samajdar, Ananda, Raychowdhury, Arijit, Krishna, Tushar |
|---|---|
| Natura: | Preprint |
| Pubblicazione: |
2025
|
| Soggetti: | |
| Accesso online: | |
| Tags: |
Aggiungi Tag
Nessun Tag, puoi essere il primo ad aggiungerne!!
|
Documenti analoghi
NSFlow: An End-to-End FPGA Framework with Scalable Dataflow Architecture for Neuro-Symbolic AI
di: Yang, Hanchen, et al.
Pubblicazione: (2025)
di: Yang, Hanchen, et al.
Pubblicazione: (2025)
REASON: Accelerating Probabilistic Logical Reasoning for Scalable Neuro-Symbolic Intelligence
di: Wan, Zishen, et al.
Pubblicazione: (2026)
di: Wan, Zishen, et al.
Pubblicazione: (2026)
Cross-Layer Design of Vector-Symbolic Computing: Bridging Cognition and Brain-Inspired Hardware Acceleration
di: Du, Shuting, et al.
Pubblicazione: (2025)
di: Du, Shuting, et al.
Pubblicazione: (2025)
SCALE-Sim v3: A modular cycle-accurate systolic accelerator simulator for end-to-end system analysis
di: Raj, Ritik, et al.
Pubblicazione: (2025)
di: Raj, Ritik, et al.
Pubblicazione: (2025)
Towards Efficient Neuro-Symbolic AI: From Workload Characterization to Hardware Architecture
di: Wan, Zishen, et al.
Pubblicazione: (2024)
di: Wan, Zishen, et al.
Pubblicazione: (2024)
H3DFact: Heterogeneous 3D Integrated CIM for Factorization with Holographic Perceptual Representations
di: Wan, Zishen, et al.
Pubblicazione: (2024)
di: Wan, Zishen, et al.
Pubblicazione: (2024)
Towards Cognitive AI Systems: a Survey and Prospective on Neuro-Symbolic AI
di: Wan, Zishen, et al.
Pubblicazione: (2024)
di: Wan, Zishen, et al.
Pubblicazione: (2024)
MCMComm: Hardware-Software Co-Optimization for End-to-End Communication in Multi-Chip-Modules
di: Raj, Ritik, et al.
Pubblicazione: (2025)
di: Raj, Ritik, et al.
Pubblicazione: (2025)
Algorithm-Hardware Co-Design of Distribution-Aware Logarithmic-Posit Encodings for Efficient DNN Inference
di: Ramachandran, Akshat, et al.
Pubblicazione: (2024)
di: Ramachandran, Akshat, et al.
Pubblicazione: (2024)
SATA: Sparsity-Aware Scheduling for Selective Token Attention
di: Fan, Zhenkun, et al.
Pubblicazione: (2026)
di: Fan, Zhenkun, et al.
Pubblicazione: (2026)
OneDSE: A Unified Microprocessor Metric Prediction and Design Space Exploration Framework
di: Raj, Ritik, et al.
Pubblicazione: (2025)
di: Raj, Ritik, et al.
Pubblicazione: (2025)
A 28nm 1.80Mb/mm2 Digital/Analog Hybrid SRAM-CIM Macro Using 2D-Weighted Capacitor Array for Complex Number Mac Operations
di: Konno, Shota, et al.
Pubblicazione: (2025)
di: Konno, Shota, et al.
Pubblicazione: (2025)
SCALE-Sim TPU: Validating and Extending SCALE-Sim for TPUs
di: Dang, Jingtian, et al.
Pubblicazione: (2026)
di: Dang, Jingtian, et al.
Pubblicazione: (2026)
Axon: A novel systolic array architecture for improved run time and energy efficient GeMM and Conv operation with on-chip im2col
di: Nayan, Md Mizanur Rahaman, et al.
Pubblicazione: (2025)
di: Nayan, Md Mizanur Rahaman, et al.
Pubblicazione: (2025)
Manticore: Hardware-Accelerated RTL Simulation with Static Bulk-Synchronous Parallelism
di: Emami, Mahyar, et al.
Pubblicazione: (2023)
di: Emami, Mahyar, et al.
Pubblicazione: (2023)
Harmonia: Algorithm-Hardware Co-Design for Memory- and Compute-Efficient BFP-based LLM Inference
di: Wang, Xinyu, et al.
Pubblicazione: (2026)
di: Wang, Xinyu, et al.
Pubblicazione: (2026)
Hardware-Software Co-Design of Scalable, Energy-Efficient Analog Recurrent Computations
di: Fyon, Arthur, et al.
Pubblicazione: (2026)
di: Fyon, Arthur, et al.
Pubblicazione: (2026)
ReaLM: Reliable and Efficient Large Language Model Inference with Statistical Algorithm-Based Fault Tolerance
di: Xie, Tong, et al.
Pubblicazione: (2025)
di: Xie, Tong, et al.
Pubblicazione: (2025)
Algorithm and Hardware Co-Design for Efficient Complex-Valued Uncertainty Estimation
di: Zhang, Zehuan, et al.
Pubblicazione: (2026)
di: Zhang, Zehuan, et al.
Pubblicazione: (2026)
APSQ: Additive Partial Sum Quantization with Algorithm-Hardware Co-Design
di: Tan, Yonghao, et al.
Pubblicazione: (2025)
di: Tan, Yonghao, et al.
Pubblicazione: (2025)
GenDRAM:Hardware-Software Co-Design of General Platform in DRAM
di: Lu, Tsung-Han, et al.
Pubblicazione: (2026)
di: Lu, Tsung-Han, et al.
Pubblicazione: (2026)
MIST: A Co-Design Framework for Heterogeneous, Multi-Stage LLM Inference
di: Bambhaniya, Abhimanyu Rajeshkumar, et al.
Pubblicazione: (2025)
di: Bambhaniya, Abhimanyu Rajeshkumar, et al.
Pubblicazione: (2025)
GenPairX: A Hardware-Algorithm Co-Designed Accelerator for Paired-End Read Mapping
di: Eudine, Julien, et al.
Pubblicazione: (2026)
di: Eudine, Julien, et al.
Pubblicazione: (2026)
Finesse: An Agile Design Framework for Pairing-based Cryptography via Software/Hardware Co-Design
di: Pan, Tianwei, et al.
Pubblicazione: (2025)
di: Pan, Tianwei, et al.
Pubblicazione: (2025)
CRYPTONITE: Scalable Accelerator Design for Cryptographic Primitives and Algorithms
di: Maheswaran, Karthikeya Sharma, et al.
Pubblicazione: (2025)
di: Maheswaran, Karthikeya Sharma, et al.
Pubblicazione: (2025)
METRO: A Software-Hardware Co-Design of Interconnections for Spatial DNN Accelerators
di: Wang, Zhao, et al.
Pubblicazione: (2021)
di: Wang, Zhao, et al.
Pubblicazione: (2021)
Hardware-Software Co-Design for Accelerating Transformer Inference Leveraging Compute-in-Memory
di: Kim, Dong Eun, et al.
Pubblicazione: (2025)
di: Kim, Dong Eun, et al.
Pubblicazione: (2025)
NeoMem: Hardware/Software Co-Design for CXL-Native Memory Tiering
di: Zhou, Zhe, et al.
Pubblicazione: (2024)
di: Zhou, Zhe, et al.
Pubblicazione: (2024)
QED: Scalable Verification of Hardware Memory Consistency
di: Ravi, Gokulan, et al.
Pubblicazione: (2024)
di: Ravi, Gokulan, et al.
Pubblicazione: (2024)
AIRCHITECT v2: Learning the Hardware Accelerator Design Space through Unified Representations
di: Seo, Jamin, et al.
Pubblicazione: (2025)
di: Seo, Jamin, et al.
Pubblicazione: (2025)
ModSRAM: Algorithm-Hardware Co-Design for Large Number Modular Multiplication in SRAM
di: Ku, Jonathan, et al.
Pubblicazione: (2024)
di: Ku, Jonathan, et al.
Pubblicazione: (2024)
MERE: Hardware-Software Co-Design for Masking Cache Miss Latency in Embedded Processors
di: You, Dean, et al.
Pubblicazione: (2025)
di: You, Dean, et al.
Pubblicazione: (2025)
PIM-FW: Hardware-Software Co-Design of All-pairs Shortest Paths in DRAM
di: Lu, Tsung-Han, et al.
Pubblicazione: (2025)
di: Lu, Tsung-Han, et al.
Pubblicazione: (2025)
STI-SNN: A 0.14 GOPS/W/PE Single-Timestep Inference FPGA-based SNN Accelerator with Algorithm and Hardware Co-Design
di: Wang, Kainan, et al.
Pubblicazione: (2025)
di: Wang, Kainan, et al.
Pubblicazione: (2025)
FEATHER: A Reconfigurable Accelerator with Data Reordering Support for Low-Cost On-Chip Dataflow Switching
di: Tong, Jianming, et al.
Pubblicazione: (2024)
di: Tong, Jianming, et al.
Pubblicazione: (2024)
Hardware-Software Co-Design for Event-Driven SNN Deployment on Low-Cost Neuromorphic FPGAs
di: Lee, Jiwoon, et al.
Pubblicazione: (2026)
di: Lee, Jiwoon, et al.
Pubblicazione: (2026)
ARMOR: Robust and Efficient CNN-Based SAR ATR through Model-Hardware Co-Design
di: Wickramasinghe, Sachini, et al.
Pubblicazione: (2026)
di: Wickramasinghe, Sachini, et al.
Pubblicazione: (2026)
StreamTensor: Make Tensors Stream in Dataflow Accelerators for LLMs
di: Ye, Hanchen, et al.
Pubblicazione: (2025)
di: Ye, Hanchen, et al.
Pubblicazione: (2025)
ADDT -- A Digital Twin Framework for Proactive Safety Validation in Autonomous Driving Systems
di: Yu, Bo, et al.
Pubblicazione: (2025)
di: Yu, Bo, et al.
Pubblicazione: (2025)
FLARE: One-Shot PE-Level Fault Localization in Systolic Arrays via Algebraic Test Vectors
di: Venkatasubramanian, Logashree, et al.
Pubblicazione: (2026)
di: Venkatasubramanian, Logashree, et al.
Pubblicazione: (2026)
Documenti analoghi
-
NSFlow: An End-to-End FPGA Framework with Scalable Dataflow Architecture for Neuro-Symbolic AI
di: Yang, Hanchen, et al.
Pubblicazione: (2025) -
REASON: Accelerating Probabilistic Logical Reasoning for Scalable Neuro-Symbolic Intelligence
di: Wan, Zishen, et al.
Pubblicazione: (2026) -
Cross-Layer Design of Vector-Symbolic Computing: Bridging Cognition and Brain-Inspired Hardware Acceleration
di: Du, Shuting, et al.
Pubblicazione: (2025) -
SCALE-Sim v3: A modular cycle-accurate systolic accelerator simulator for end-to-end system analysis
di: Raj, Ritik, et al.
Pubblicazione: (2025) -
Towards Efficient Neuro-Symbolic AI: From Workload Characterization to Hardware Architecture
di: Wan, Zishen, et al.
Pubblicazione: (2024)