Hardware-Accelerated Event-Graph Neural Networks for Low-Latency Time-Series Classification on SoC FPGA

Fuente: arXiv
Salvato in:
Dettagli Bibliografici
Autori principali: Nakano, Hiroshi, Blachut, Krzysztof, Jeziorek, Kamil, Wzorek, Piotr, Dampfhoffer, Manon, Mesquida, Thomas, Nishi, Hiroaki, Kryjak, Tomasz, Dalgaty, Thomas
Natura: Preprint
Pubblicazione: 2025
Soggetti:
Accesso online:
Tags: Aggiungi Tag
Nessun Tag, puoi essere il primo ad aggiungerne!!