Buchumschlag

VFlow: Discovering Optimal Agentic Workflows for Verilog Generation

Fuente: arXiv

Gespeichert in:

Bibliographische Detailangaben
Hauptverfasser:	Wei, Yangbo, Huang, Zhen, Li, Huang, Xing, Wei W., Lin, Ting-Jung, He, Lei
Format:	Preprint
Veröffentlicht:	2025
Schlagworte:	Hardware Architecture Multiagent Systems
Online-Zugang:	Acceder al recurso
Tags:	Tag hinzufügen Keine Tags, Fügen Sie den ersten Tag hinzu!

Ähnliche Einträge

AnalogTester: A Large Language Model-Based Framework for Automatic Testbench Generation in Analog Circuit Design
von: Chen, Weiyu, et al.
Veröffentlicht: (2025)

MCP4EDA: LLM-Powered Model Context Protocol RTL-to-GDSII Automation with Backend Aware Synthesis Optimization
von: Wang, Yiting, et al.
Veröffentlicht: (2025)

CPU-Based Layout Design for Picker-to-Parts Pallet Warehouses
von: Looms, Timo, et al.
Veröffentlicht: (2025)

VLM-CAD: VLM-Optimized Collaborative Agent Design Workflow for Analog Circuit Sizing
von: Pan, Guanyuan, et al.
Veröffentlicht: (2026)

OneDSE: A Unified Microprocessor Metric Prediction and Design Space Exploration Framework
von: Raj, Ritik, et al.
Veröffentlicht: (2025)

ChatModel: Automating Reference Model Design and Verification with LLMs
von: Ye, Jianmin, et al.
Veröffentlicht: (2025)

ChatNeuroSim: An LLM Agent Framework for Automated Compute-in-Memory Accelerator Deployment and Optimization
von: Lee, Ming-Yen, et al.
Veröffentlicht: (2026)

KernelEvolve: Scaling Agentic Kernel Coding for Heterogeneous AI Accelerators at Meta
von: Liao, Gang, et al.
Veröffentlicht: (2025)

MAHL: Multi-Agent LLM-Guided Hierarchical Chiplet Design with Adaptive Debugging
von: Tang, Jinwei, et al.
Veröffentlicht: (2025)

Multi-Agent Memory from a Computer Architecture Perspective: Visions and Challenges Ahead
von: Yu, Zhongming, et al.
Veröffentlicht: (2026)

Bridging the Last Mile of Circuit Design: PostEDA-Bench, a Hierarchical Benchmark for PPA Convergence and DRC Fixing
von: Liu, Pengju, et al.
Veröffentlicht: (2026)

BonnBot-I: A Precise Weed Management and Crop Monitoring Platform
von: Ahmadi, Alireza, et al.
Veröffentlicht: (2023)

ChipMATE: Multi-Agent Training via Reinforcement Learning for Enhanced RTL Generation
von: Yu, Zhongkai, et al.
Veröffentlicht: (2026)

CRADLE: Conversational RTL Design Space Exploration with LLM-based Multi-Agent Systems
von: Krupp, Lukas, et al.
Veröffentlicht: (2025)

CUCo: An Agentic Framework for Compute and Communication Co-design
von: Hu, Bodun, et al.
Veröffentlicht: (2026)

UCAgent: An End-to-End Agent for Block-Level Functional Verification
von: Wang, Junyue, et al.
Veröffentlicht: (2026)

A SysML-based language for evaluating the integrity of simulation and physical embodiments of Cyber-Physical systems
von: Dudek, Wojciech, et al.
Veröffentlicht: (2023)

ReLMXEL: Adaptive RL-Based Memory Controller with Explainable Energy and Latency Optimization
von: Sai, Panuganti Chirag, et al.
Veröffentlicht: (2026)

AIvril: AI-Driven RTL Generation With Verification In-The-Loop
von: Islam, Mubashir ul, et al.
Veröffentlicht: (2024)

Exploring the Agentic Frontier of Verilog Code Generation
von: Yubeaton, Patrick, et al.
Veröffentlicht: (2026)

VerilogCL: A Contrastive Learning Framework for Robust LLM-Based Verilog Generation
von: Tan, Yan, et al.
Veröffentlicht: (2026)

RealBench: Benchmarking Verilog Generation Models with Real-World IP Designs
von: Jin, Pengwei, et al.
Veröffentlicht: (2025)

EvoVerilog: Large Langugage Model Assisted Evolution of Verilog Code
von: Guo, Ping, et al.
Veröffentlicht: (2025)

Large Language Model for Verilog Code Generation: Literature Review and the Road Ahead
von: Yang, Guang, et al.
Veröffentlicht: (2025)

QiMeng-SALV: Signal-Aware Learning for Verilog Code Generation
von: Zhang, Yang, et al.
Veröffentlicht: (2025)

Transforming the Hybrid Cloud for Emerging AI Workloads
von: Chen, Deming, et al.
Veröffentlicht: (2024)

VerilogMonkey: Exploring Parallel Scaling for Automated Verilog Code Generation with LLMs
von: Niu, Juxin, et al.
Veröffentlicht: (2025)

Reflection-Driven Self-Optimization 6G Agentic AI RAN via Simulation-in-the-Loop Workflows
von: Hu, Yunhao, et al.
Veröffentlicht: (2025)

LintLLM: An Open-Source Verilog Linting Framework Based on Large Language Models
von: Fang, Zhigang, et al.
Veröffentlicht: (2025)

Veritas: Deterministic Verilog Code Synthesis from LLM-Generated Conjunctive Normal Form
von: Roy, Prithwish Basu, et al.
Veröffentlicht: (2025)

ASIC-Agent: An Autonomous Multi-Agent System for ASIC Design with Benchmark Evaluation
von: Allam, Ahmed, et al.
Veröffentlicht: (2025)

Warp-Cortex: An Asynchronous, Memory-Efficient Architecture for Million-Agent Cognitive Scaling on Consumer Hardware
von: Williams, Jorge L. Ruiz
Veröffentlicht: (2026)

Self-Attention to Operator Learning-based 3D-IC Thermal Simulation
von: Huang, Zhen, et al.
Veröffentlicht: (2025)

Cell Library Characterization for Composite Current Source Models Based on Gaussian Process Regression and Active Learning
von: Bai, Tao, et al.
Veröffentlicht: (2025)

MG-Verilog: Multi-grained Dataset Towards Enhanced LLM-assisted Verilog Generation
von: Zhang, Yongan, et al.
Veröffentlicht: (2024)

AutoVeriFix: Automatically Correcting Errors and Enhancing Functional Correctness in LLM-Generated Verilog Code
von: Tan, Yan, et al.
Veröffentlicht: (2025)

VRank: Enhancing Verilog Code Generation from Large Language Models via Self-Consistency
von: Zhao, Zhuorui, et al.
Veröffentlicht: (2025)

HaVen: Hallucination-Mitigated LLM for Verilog Code Generation Aligned with HDL Engineers
von: Yang, Yiyao, et al.
Veröffentlicht: (2025)

Python-based DSL for generating Verilog model of Synchronous Digital Circuits
von: Datar, Mandar, et al.
Veröffentlicht: (2024)

AutoVCoder: A Systematic Framework for Automated Verilog Code Generation using LLMs
von: Gao, Mingzhe, et al.
Veröffentlicht: (2024)