VeriReason: Reinforcement Learning with Testbench Feedback for Reasoning-Enhanced Verilog Generation

Fuente: arXiv

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Detalles Bibliográficos
Autores principales:	Wang, Yiting, Sun, Guoheng, Ye, Wanghao, Qu, Gang, Li, Ang
Formato:	Preprint
Publicado:	2025
Materias:	Artificial Intelligence Hardware Architecture Machine Learning Programming Languages
Acceso en línea:	Acceder al recurso
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Internet

https://arxiv.org/abs/2505.11849