Buchumschlag

ViTAD: Timing Violation-Aware Debugging of RTL Code using Large Language Models

Fuente: arXiv

Gespeichert in:

Bibliographische Detailangaben
Hauptverfasser:	Lv, Wenhao, Xia, Yingjie, Chen, Xiyuan, Kuang, Li
Format:	Preprint
Veröffentlicht:	2025
Schlagworte:	Hardware Architecture Artificial Intelligence
Online-Zugang:	Acceder al recurso
Tags:	Tag hinzufügen Keine Tags, Fügen Sie den ersten Tag hinzu!

Ähnliche Einträge

SecFSM: Knowledge Graph-Guided Verilog Code Generation for Secure Finite State Machines in Systems-on-Chip
von: Hu, Ziteng, et al.
Veröffentlicht: (2025)

EDA-Aware RTL Generation with Large Language Models
von: Islam, Mubashir ul, et al.
Veröffentlicht: (2024)

ScaleRTL: Scaling LLMs with Reasoning Data and Test-Time Compute for Accurate RTL Code Generation
von: Deng, Chenhui, et al.
Veröffentlicht: (2025)

Assessing Large Language Models in Generating RTL Design Specifications
von: Huang, Hung-Ming, et al.
Veröffentlicht: (2025)

RTLRewriter: Methodologies for Large Models aided RTL Code Optimization
von: Yao, Xufeng, et al.
Veröffentlicht: (2024)

LLM-FSM: Scaling Large Language Models for Finite-State Reasoning in RTL Code Generation
von: Wu, Yuheng, et al.
Veröffentlicht: (2026)

LLM4SecHW: Leveraging Domain Specific Large Language Model for Hardware Debugging
von: Fu, Weimin, et al.
Veröffentlicht: (2024)

CktEvo: Repository-Level RTL Code Benchmark for Design Evolution
von: Shi, Zhengyuan, et al.
Veröffentlicht: (2026)

Dr. RTL: Autonomous Agentic RTL Optimization through Tool-Grounded Self-Improvement
von: Fang, Wenji, et al.
Veröffentlicht: (2026)

IncreRTL: Traceability-Guided Incremental RTL Generation under Requirement Evolution
von: Chen, Luanrong, et al.
Veröffentlicht: (2026)

Automated Multi-Agent Workflows for RTL Design
von: Bhattaram, Amulya, et al.
Veröffentlicht: (2025)

OriGen:Enhancing RTL Code Generation with Code-to-Code Augmentation and Self-Reflection
von: Cui, Fan, et al.
Veröffentlicht: (2024)

Large Language Model for Verilog Code Generation: Literature Review and the Road Ahead
von: Yang, Guang, et al.
Veröffentlicht: (2025)

POET: Power-Oriented Evolutionary Tuning for LLM-Based RTL PPA Optimization
von: Ping, Heng, et al.
Veröffentlicht: (2026)

From Concept to Practice: an Automated LLM-aided UVM Machine for RTL Verification
von: Ye, Junhao, et al.
Veröffentlicht: (2025)

Configuration Over Selection: Hyperparameter Sensitivity Exceeds Model Differences in Open-Source LLMs for RTL Generation
von: Shao, Minghao, et al.
Veröffentlicht: (2026)

Large Language Model for Verilog Generation with Code-Structure-Guided Reinforcement Learning
von: Wang, Ning, et al.
Veröffentlicht: (2024)

Veri-Sure: A Contract-Aware Multi-Agent Framework with Temporal Tracing and Formal Verification for Correct RTL Code Generation
von: Liu, Jiale, et al.
Veröffentlicht: (2026)

PRO-V-R1: Reasoning Enhanced Programming Agent for RTL Verification
von: Zhao, Yujie, et al.
Veröffentlicht: (2025)

Wrong Code, Right Structure: Learning Netlist Representations from Imperfect LLM-Generated RTL
von: Cai, Siyang, et al.
Veröffentlicht: (2026)

Classification-Based Automatic HDL Code Generation Using LLMs
von: Sun, Wenhao, et al.
Veröffentlicht: (2024)

Revisiting VerilogEval: A Year of Improvements in Large-Language Models for Hardware Code Generation
von: Pinckney, Nathaniel, et al.
Veröffentlicht: (2024)

EvoVerilog: Large Langugage Model Assisted Evolution of Verilog Code
von: Guo, Ping, et al.
Veröffentlicht: (2025)

Zero-Shot RTL Code Generation with Attention Sink Augmented Large Language Models
von: Sandal, Selim, et al.
Veröffentlicht: (2024)

PipeRTL: Timing-Aware Pipeline Optimization at IR-Level for RTL Generation
von: Yin, Shuo, et al.
Veröffentlicht: (2026)

FVDebug: An LLM-Driven Debugging Assistant for Automated Root Cause Analysis of Formal Verification Failures
von: Bai, Yunsheng, et al.
Veröffentlicht: (2025)

RTLSquad: Multi-Agent Based Interpretable RTL Design
von: Wang, Bowei, et al.
Veröffentlicht: (2025)

MEIC: Re-thinking RTL Debug Automation using LLMs
von: Xu, Ke, et al.
Veröffentlicht: (2024)

Make Every Move Count: LLM-based High-Quality RTL Code Generation Using MCTS
von: DeLorenzo, Matthew, et al.
Veröffentlicht: (2024)

VeriDebug: A Unified LLM for Verilog Debugging via Contrastive Embedding and Guided Correction
von: Wang, Ning, et al.
Veröffentlicht: (2025)

MAGNet: A Multi-Scale Attention-Guided Graph Fusion Network for DRC Violation Detection
von: Lu, Weihan, et al.
Veröffentlicht: (2025)

Natural Language to Verilog: Design of a Recurrent Spiking Neural Network using Large Language Models and ChatGPT
von: Vitolo, Paola, et al.
Veröffentlicht: (2024)

NotSoTiny: A Large, Living Benchmark for RTL Code Generation
von: Ghorab, Razine Moundir, et al.
Veröffentlicht: (2025)

MapTune: Advancing ASIC Technology Mapping via Reinforcement Learning Guided Library Tuning
von: Liu, Mingju, et al.
Veröffentlicht: (2024)

Hybrid Systolic Array Accelerator with Optimized Dataflow for Edge Large Language Model Inference
von: Chen, Chun-Ting, et al.
Veröffentlicht: (2025)

SymRTLO: Enhancing RTL Code Optimization with LLMs and Neuron-Inspired Symbolic Reasoning
von: Wang, Yiting, et al.
Veröffentlicht: (2025)

M$^2$-ViT: Accelerating Hybrid Vision Transformers with Two-Level Mixed Quantization
von: Liang, Yanbiao, et al.
Veröffentlicht: (2024)

FlightLLM: Efficient Large Language Model Inference with a Complete Mapping Flow on FPGAs
von: Zeng, Shulin, et al.
Veröffentlicht: (2024)

Large Language Model (LLM) for Standard Cell Layout Design Optimization
von: Ho, Chia-Tung, et al.
Veröffentlicht: (2024)

ReasoningV: Efficient Verilog Code Generation with Adaptive Hybrid Reasoning Model
von: Qin, Haiyan, et al.
Veröffentlicht: (2025)