ElfCore: A 28nm Neural Processor Enabling Dynamic Structured Sparse Training and Online Self-Supervised Learning with Activity-Dependent Weight Update
Fuente:
arXiv
Gespeichert in:
| Hauptverfasser: | Su, Zhe, Indiveri, Giacomo |
|---|---|
| Format: | Preprint |
| Veröffentlicht: |
2025
|
| Schlagworte: | |
| Online-Zugang: | |
| Tags: |
Tag hinzufügen
Keine Tags, Fügen Sie den ersten Tag hinzu!
|
Ähnliche Einträge
An Efficient Multicast Addressing Encoding Scheme for Multi-Core Neuromorphic Processors
von: Su, Zhe, et al.
Veröffentlicht: (2024)
von: Su, Zhe, et al.
Veröffentlicht: (2024)
Optimizing Structured-Sparse Matrix Multiplication in RISC-V Vector Processors
von: Titopoulos, Vasileios, et al.
Veröffentlicht: (2025)
von: Titopoulos, Vasileios, et al.
Veröffentlicht: (2025)
Dynamic Gradient Sparse Update for Edge Training
von: Li, I-Hsuan, et al.
Veröffentlicht: (2025)
von: Li, I-Hsuan, et al.
Veröffentlicht: (2025)
Adaptive Robotic Arm Control with a Spiking Recurrent Neural Network on a Digital Accelerator
von: Linares-Barranco, Alejandro, et al.
Veröffentlicht: (2024)
von: Linares-Barranco, Alejandro, et al.
Veröffentlicht: (2024)
MultiVic: A Time-Predictable RISC-V Multi-Core Processor Optimized for Neural Network Inference
von: Kirschner, Maximilian, et al.
Veröffentlicht: (2025)
von: Kirschner, Maximilian, et al.
Veröffentlicht: (2025)
QiMeng-CPU-v2: Automated Superscalar Processor Design by Learning Data Dependencies
von: Cheng, Shuyao, et al.
Veröffentlicht: (2025)
von: Cheng, Shuyao, et al.
Veröffentlicht: (2025)
Reuse and Blend: Energy-Efficient Optical Neural Network Enabled by Weight Sharing
von: Xu, Bo, et al.
Veröffentlicht: (2024)
von: Xu, Bo, et al.
Veröffentlicht: (2024)
A Scalable RISC-V Vector Processor Enabling Efficient Multi-Precision DNN Inference
von: Wang, Chuanning, et al.
Veröffentlicht: (2024)
von: Wang, Chuanning, et al.
Veröffentlicht: (2024)
SentryCore: A RISC-V Co-Processor System for Safe, Real-Time Control Applications
von: Rogenmoser, Michael, et al.
Veröffentlicht: (2024)
von: Rogenmoser, Michael, et al.
Veröffentlicht: (2024)
MEEK: Re-thinking Heterogeneous Parallel Error Detection Architecture for Real-World OoO Superscalar Processors
von: Jiang, Zhe, et al.
Veröffentlicht: (2025)
von: Jiang, Zhe, et al.
Veröffentlicht: (2025)
SPEED: A Scalable RISC-V Vector Processor Enabling Efficient Multi-Precision DNN Inference
von: Wang, Chuanning, et al.
Veröffentlicht: (2024)
von: Wang, Chuanning, et al.
Veröffentlicht: (2024)
Large Processor Chip Model
von: Chang, Kaiyan, et al.
Veröffentlicht: (2025)
von: Chang, Kaiyan, et al.
Veröffentlicht: (2025)
Trikarenos: A Fault-Tolerant RISC-V-based Microcontroller for CubeSats in 28nm
von: Rogenmoser, Michael, et al.
Veröffentlicht: (2023)
von: Rogenmoser, Michael, et al.
Veröffentlicht: (2023)
A 28nm 1.80Mb/mm2 Digital/Analog Hybrid SRAM-CIM Macro Using 2D-Weighted Capacitor Array for Complex Number Mac Operations
von: Konno, Shota, et al.
Veröffentlicht: (2025)
von: Konno, Shota, et al.
Veröffentlicht: (2025)
MERE: Hardware-Software Co-Design for Masking Cache Miss Latency in Embedded Processors
von: You, Dean, et al.
Veröffentlicht: (2025)
von: You, Dean, et al.
Veröffentlicht: (2025)
SAMIPS: A Synthesised Asynchronous Processor
von: Zhang, Qianyi, et al.
Veröffentlicht: (2024)
von: Zhang, Qianyi, et al.
Veröffentlicht: (2024)
Banked Memories for Soft SIMT Processors
von: Langhammer, Martin, et al.
Veröffentlicht: (2025)
von: Langhammer, Martin, et al.
Veröffentlicht: (2025)
SkipOPU: An FPGA-based Overlay Processor for Large Language Models with Dynamically Allocated Computation
von: He, Zicheng, et al.
Veröffentlicht: (2026)
von: He, Zicheng, et al.
Veröffentlicht: (2026)
Ara2: Exploring Single- and Multi-Core Vector Processing with an Efficient RVV 1.0 Compliant Open-Source Processor
von: Perotti, Matteo, et al.
Veröffentlicht: (2023)
von: Perotti, Matteo, et al.
Veröffentlicht: (2023)
Occamy: A 432-Core 28.1 DP-GFLOP/s/W 83% FPU Utilization Dual-Chiplet, Dual-HBM2E RISC-V-based Accelerator for Stencil and Sparse Linear Algebra Computations with 8-to-64-bit Floating-Point Support in 12nm FinFET
von: Paulin, Gianna, et al.
Veröffentlicht: (2024)
von: Paulin, Gianna, et al.
Veröffentlicht: (2024)
Occamy: A 432-Core Dual-Chiplet Dual-HBM2E 768-DP-GFLOP/s RISC-V System for 8-to-64-bit Dense and Sparse Computing in 12nm FinFET
von: Scheffler, Paul, et al.
Veröffentlicht: (2025)
von: Scheffler, Paul, et al.
Veröffentlicht: (2025)
Work-in-Progress: Real-Time Neural Network Inference on a Custom RISC-V Multicore Vector Processor
von: Kirschner, Maximilian, et al.
Veröffentlicht: (2024)
von: Kirschner, Maximilian, et al.
Veröffentlicht: (2024)
A 950 MHz SIMT Soft Processor
von: Langhammer, Martin, et al.
Veröffentlicht: (2025)
von: Langhammer, Martin, et al.
Veröffentlicht: (2025)
Hypervisor Extension for a RISC-V Processor
von: Gauchola, Jaume, et al.
Veröffentlicht: (2024)
von: Gauchola, Jaume, et al.
Veröffentlicht: (2024)
DendroNN: Dendrocentric Neural Networks for Energy-Efficient Classification of Event-Based Data
von: Krausse, Jann, et al.
Veröffentlicht: (2026)
von: Krausse, Jann, et al.
Veröffentlicht: (2026)
Accelerating Sparse Graph Neural Networks with Tensor Core Optimization
von: Wu, Ka Wai
Veröffentlicht: (2024)
von: Wu, Ka Wai
Veröffentlicht: (2024)
Implementation of Compute Intensive Algorithms on Software Configurable Processor
von: Ganesha, et al.
Veröffentlicht: (2025)
von: Ganesha, et al.
Veröffentlicht: (2025)
Duet: Creating Harmony between Processors and Embedded FPGAs
von: Li, Ang, et al.
Veröffentlicht: (2023)
von: Li, Ang, et al.
Veröffentlicht: (2023)
Web-Based Simulator of Superscalar RISC-V Processors
von: Jaros, Jiri, et al.
Veröffentlicht: (2024)
von: Jaros, Jiri, et al.
Veröffentlicht: (2024)
Neuromorphic Processor Employing FPGA Technology with Universal Interconnections
von: Harlikar, Pracheta, et al.
Veröffentlicht: (2025)
von: Harlikar, Pracheta, et al.
Veröffentlicht: (2025)
Systolic Array Acceleration of Diagonal-Optimized Sparse-Sparse Matrix Multiplication for Efficient Quantum Simulation
von: Su, Yuchao, et al.
Veröffentlicht: (2025)
von: Su, Yuchao, et al.
Veröffentlicht: (2025)
A 28.6 mJ/iter Stable Diffusion Processor for Text-to-Image Generation with Patch Similarity-based Sparsity Augmentation and Text-based Mixed-Precision
von: Choi, Jiwon, et al.
Veröffentlicht: (2024)
von: Choi, Jiwon, et al.
Veröffentlicht: (2024)
ControlPULP: A RISC-V On-Chip Parallel Power Controller for Many-Core HPC Processors with FPGA-Based Hardware-In-The-Loop Power and Thermal Emulation
von: Ottaviano, Alessandro, et al.
Veröffentlicht: (2023)
von: Ottaviano, Alessandro, et al.
Veröffentlicht: (2023)
Image processing Application Development on Software Configurable Processor Array
von: Prabhu, Ganesh, et al.
Veröffentlicht: (2025)
von: Prabhu, Ganesh, et al.
Veröffentlicht: (2025)
Functional ISS-Driven Verification of Superscalar RISC-V Processors
von: Galimberti, Andrea, et al.
Veröffentlicht: (2024)
von: Galimberti, Andrea, et al.
Veröffentlicht: (2024)
Loop Control Management in Tightly Coupled Processor Arrays (TCPAs)
von: Walter, Dominik, et al.
Veröffentlicht: (2026)
von: Walter, Dominik, et al.
Veröffentlicht: (2026)
Floating Point HUB Adder for RISC-V Sargantana Processor
von: Bandera, Gerardo, et al.
Veröffentlicht: (2024)
von: Bandera, Gerardo, et al.
Veröffentlicht: (2024)
Sparse-on-Dense: Area and Energy-Efficient Computing of Sparse Neural Networks on Dense Matrix Multiplication Accelerators
von: Yoon, Hyunsung, et al.
Veröffentlicht: (2026)
von: Yoon, Hyunsung, et al.
Veröffentlicht: (2026)
A Tiny Supervised ODL Core with Auto Data Pruning for Human Activity Recognition
von: Matsutani, Hiroki, et al.
Veröffentlicht: (2024)
von: Matsutani, Hiroki, et al.
Veröffentlicht: (2024)
Siracusa: A 16 nm Heterogenous RISC-V SoC for Extended Reality with At-MRAM Neural Engine
von: Prasad, Arpan Suravi, et al.
Veröffentlicht: (2023)
von: Prasad, Arpan Suravi, et al.
Veröffentlicht: (2023)
Ähnliche Einträge
-
An Efficient Multicast Addressing Encoding Scheme for Multi-Core Neuromorphic Processors
von: Su, Zhe, et al.
Veröffentlicht: (2024) -
Optimizing Structured-Sparse Matrix Multiplication in RISC-V Vector Processors
von: Titopoulos, Vasileios, et al.
Veröffentlicht: (2025) -
Dynamic Gradient Sparse Update for Edge Training
von: Li, I-Hsuan, et al.
Veröffentlicht: (2025) -
Adaptive Robotic Arm Control with a Spiking Recurrent Neural Network on a Digital Accelerator
von: Linares-Barranco, Alejandro, et al.
Veröffentlicht: (2024) -
MultiVic: A Time-Predictable RISC-V Multi-Core Processor Optimized for Neural Network Inference
von: Kirschner, Maximilian, et al.
Veröffentlicht: (2025)