Relational Hoare Logic for High-Level Synthesis of Hardware Accelerators
Fuente:
arXiv
Gespeichert in:
| Hauptverfasser: | Tanaka, Izumi, Sakayori, Ken, Takamaeda-Yamazaki, Shinya, Kobayashi, Naoki |
|---|---|
| Format: | Preprint |
| Veröffentlicht: |
2026
|
| Schlagworte: | |
| Online-Zugang: | |
| Tags: |
Tag hinzufügen
Keine Tags, Fügen Sie den ersten Tag hinzu!
|
Ähnliche Einträge
Accelerating Elliptic Curve Point Additions on Versal AI Engine for Multi-scalar Multiplication
von: Ohno, Ayumi, et al.
Veröffentlicht: (2025)
von: Ohno, Ayumi, et al.
Veröffentlicht: (2025)
Exploring the Versal AI Engine for 3D Gaussian Splatting
von: Shimamura, Kotaro, et al.
Veröffentlicht: (2025)
von: Shimamura, Kotaro, et al.
Veröffentlicht: (2025)
Optimizing High-Level Synthesis Designs with Retrieval-Augmented Large Language Models
von: Xu, Haocheng, et al.
Veröffentlicht: (2024)
von: Xu, Haocheng, et al.
Veröffentlicht: (2024)
E-Syn: E-Graph Rewriting with Technology-Aware Cost Functions for Logic Synthesis
von: Chen, Chen, et al.
Veröffentlicht: (2024)
von: Chen, Chen, et al.
Veröffentlicht: (2024)
Leveraging High-Level Synthesis and Large Language Models to Generate, Simulate, and Deploy a Uniform Random Number Generator Hardware Design
von: Meech, James T.
Veröffentlicht: (2023)
von: Meech, James T.
Veröffentlicht: (2023)
Register Aggregation for Hardware Decompilation
von: Rao, Varun, et al.
Veröffentlicht: (2024)
von: Rao, Varun, et al.
Veröffentlicht: (2024)
PUDTune: Multi-Level Charging for High-Precision Calibration in Processing-Using-DRAM
von: Kubo, Tatsuya, et al.
Veröffentlicht: (2025)
von: Kubo, Tatsuya, et al.
Veröffentlicht: (2025)
Parameterized Hardware Design with Latency-Abstract Interfaces
von: Nigam, Rachit, et al.
Veröffentlicht: (2024)
von: Nigam, Rachit, et al.
Veröffentlicht: (2024)
Generation of Compiler Backends from Formal Models of Hardware
von: Smith, Gus Henry
Veröffentlicht: (2024)
von: Smith, Gus Henry
Veröffentlicht: (2024)
An Optimizing Framework on MLIR for Efficient FPGA-based Accelerator Generation
von: Zhang, Weichuang, et al.
Veröffentlicht: (2024)
von: Zhang, Weichuang, et al.
Veröffentlicht: (2024)
Partial Cross-Compilation and Mixed Execution for Accelerating Dynamic Binary Translation
von: Gu, Yuhao, et al.
Veröffentlicht: (2025)
von: Gu, Yuhao, et al.
Veröffentlicht: (2025)
MINISA: Minimal Instruction Set Architecture for Next-gen Reconfigurable Inference Accelerator
von: Tong, Jianming, et al.
Veröffentlicht: (2026)
von: Tong, Jianming, et al.
Veröffentlicht: (2026)
SSR: Spatial Sequential Hybrid Architecture for Latency Throughput Tradeoff in Transformer Acceleration
von: Zhuang, Jinming, et al.
Veröffentlicht: (2024)
von: Zhuang, Jinming, et al.
Veröffentlicht: (2024)
ACT: Automatically Generating Compiler Backends from Tensor Accelerator ISA Descriptions
von: Jain, Devansh, et al.
Veröffentlicht: (2025)
von: Jain, Devansh, et al.
Veröffentlicht: (2025)
Comparing Methods for the Cross-Level Verification of SystemC Peripherals with Symbolic Execution
von: Rudkowski, Karl Aaron, et al.
Veröffentlicht: (2025)
von: Rudkowski, Karl Aaron, et al.
Veröffentlicht: (2025)
Scaling Program Synthesis Based Technology Mapping with Equality Saturation
von: Smith, Gus Henry, et al.
Veröffentlicht: (2024)
von: Smith, Gus Henry, et al.
Veröffentlicht: (2024)
FPGA Technology Mapping Using Sketch-Guided Program Synthesis
von: Smith, Gus Henry, et al.
Veröffentlicht: (2024)
von: Smith, Gus Henry, et al.
Veröffentlicht: (2024)
The Program Hypergraph: Multi-Way Relational Structure for Geometric Algebra, Spatial Compute, and Physics-Aware Compilation
von: Haynes, Houston
Veröffentlicht: (2026)
von: Haynes, Houston
Veröffentlicht: (2026)
The Argument for Meta-Modeling-Based Approaches to Hardware Generation Languages
von: Schreiner, Johannes, et al.
Veröffentlicht: (2024)
von: Schreiner, Johannes, et al.
Veröffentlicht: (2024)
A High-level Synthesis Toolchain for the Julia Language
von: Short, Benedict, et al.
Veröffentlicht: (2025)
von: Short, Benedict, et al.
Veröffentlicht: (2025)
AutoVeriFix+: High-Correctness RTL Generation via Trace-Aware Causal Fix and Semantic Redundancy Pruning
von: Tan, Yan, et al.
Veröffentlicht: (2026)
von: Tan, Yan, et al.
Veröffentlicht: (2026)
Hardware.jl - An MLIR-based Julia HLS Flow (Work in Progress)
von: Short, Benedict, et al.
Veröffentlicht: (2025)
von: Short, Benedict, et al.
Veröffentlicht: (2025)
PHOENIX: Pauli-Based High-Level Optimization Engine for Instruction Execution on NISQ Devices
von: Yang, Zhaohui, et al.
Veröffentlicht: (2025)
von: Yang, Zhaohui, et al.
Veröffentlicht: (2025)
MVDRAM: Enabling GeMV Execution in Unmodified DRAM for Low-Bit LLM Acceleration
von: Kubo, Tatsuya, et al.
Veröffentlicht: (2025)
von: Kubo, Tatsuya, et al.
Veröffentlicht: (2025)
Approximate Computing Survey, Part I: Terminology and Software & Hardware Approximation Techniques
von: Leon, Vasileios, et al.
Veröffentlicht: (2023)
von: Leon, Vasileios, et al.
Veröffentlicht: (2023)
PACiM: A Sparsity-Centric Hybrid Compute-in-Memory Architecture via Probabilistic Approximation
von: Zhang, Wenlun, et al.
Veröffentlicht: (2024)
von: Zhang, Wenlun, et al.
Veröffentlicht: (2024)
LLM-Aided Compilation for Tensor Accelerators
von: Hong, Charles, et al.
Veröffentlicht: (2024)
von: Hong, Charles, et al.
Veröffentlicht: (2024)
Bench4HLS: End-to-End Evaluation of LLMs in High-Level Synthesis Code Generation
von: Khan, M Zafir Sadik, et al.
Veröffentlicht: (2026)
von: Khan, M Zafir Sadik, et al.
Veröffentlicht: (2026)
Understanding Accelerator Compilers via Performance Profiling
von: Yorihiro, Ayaka, et al.
Veröffentlicht: (2025)
von: Yorihiro, Ayaka, et al.
Veröffentlicht: (2025)
Allo: A Programming Model for Composable Accelerator Design
von: Chen, Hongzheng, et al.
Veröffentlicht: (2024)
von: Chen, Hongzheng, et al.
Veröffentlicht: (2024)
Dato: A Task-Based Programming Model for Dataflow Accelerators
von: Fang, Shihan, et al.
Veröffentlicht: (2025)
von: Fang, Shihan, et al.
Veröffentlicht: (2025)
SpecLoop: An Agentic RTL-to-Specification Framework with Formal Verification Feedback Loop
von: Chang, Fu-Chieh, et al.
Veröffentlicht: (2026)
von: Chang, Fu-Chieh, et al.
Veröffentlicht: (2026)
NEURA: A Unified and Retargetable Compilation Framework for Coarse-Grained Reconfigurable Architectures
von: Li, Shangkun, et al.
Veröffentlicht: (2026)
von: Li, Shangkun, et al.
Veröffentlicht: (2026)
VerilogMonkey: Exploring Parallel Scaling for Automated Verilog Code Generation with LLMs
von: Niu, Juxin, et al.
Veröffentlicht: (2025)
von: Niu, Juxin, et al.
Veröffentlicht: (2025)
Zoozve: A Strip-Mining-Free RISC-V Vector Extension with Arbitrary Register Grouping Compilation Support (WIP)
von: Xu, Siyi, et al.
Veröffentlicht: (2025)
von: Xu, Siyi, et al.
Veröffentlicht: (2025)
Relaxed exception semantics for Arm-A (extended version)
von: Simner, Ben, et al.
Veröffentlicht: (2024)
von: Simner, Ben, et al.
Veröffentlicht: (2024)
VRank: Enhancing Verilog Code Generation from Large Language Models via Self-Consistency
von: Zhao, Zhuorui, et al.
Veröffentlicht: (2025)
von: Zhao, Zhuorui, et al.
Veröffentlicht: (2025)
WaveCert: Translation Validation for Asynchronous Dataflow Programs via Dynamic Fractional Permissions
von: Lin, Zhengyao, et al.
Veröffentlicht: (2023)
von: Lin, Zhengyao, et al.
Veröffentlicht: (2023)
There and Back Again: A Netlist's Tale with Much Egraphin'
von: Smith, Gus Henry, et al.
Veröffentlicht: (2024)
von: Smith, Gus Henry, et al.
Veröffentlicht: (2024)
Tywaves: A Typed Waveform Viewer for Chisel
von: Meloni, Raffaele, et al.
Veröffentlicht: (2024)
von: Meloni, Raffaele, et al.
Veröffentlicht: (2024)
Ähnliche Einträge
-
Accelerating Elliptic Curve Point Additions on Versal AI Engine for Multi-scalar Multiplication
von: Ohno, Ayumi, et al.
Veröffentlicht: (2025) -
Exploring the Versal AI Engine for 3D Gaussian Splatting
von: Shimamura, Kotaro, et al.
Veröffentlicht: (2025) -
Optimizing High-Level Synthesis Designs with Retrieval-Augmented Large Language Models
von: Xu, Haocheng, et al.
Veröffentlicht: (2024) -
E-Syn: E-Graph Rewriting with Technology-Aware Cost Functions for Logic Synthesis
von: Chen, Chen, et al.
Veröffentlicht: (2024) -
Leveraging High-Level Synthesis and Large Language Models to Generate, Simulate, and Deploy a Uniform Random Number Generator Hardware Design
von: Meech, James T.
Veröffentlicht: (2023)