Buchumschlag

Late Breaking Results: Boosting Efficient Dual-Issue Execution on Lightweight RISC-V Cores

Fuente: arXiv

Gespeichert in:

Bibliographische Detailangaben
Hauptverfasser:	Colagrande, Luca, Benini, Luca
Format:	Preprint
Veröffentlicht:	2026
Schlagworte:	Hardware Architecture
Online-Zugang:	Acceder al recurso
Tags:	Tag hinzufügen Keine Tags, Fügen Sie den ersten Tag hinzu!

Ähnliche Einträge

Dual-Issue Execution of Mixed Integer and Floating-Point Workloads on Energy-Efficient In-Order RISC-V Cores
von: Colagrande, Luca, et al.
Veröffentlicht: (2025)

Late Breaking Results: A RISC-V ISA Extension for Chaining in Scalar Processors
von: Colagrande, Luca, et al.
Veröffentlicht: (2025)

SARIS: Accelerating Stencil Computations on Energy-Efficient RISC-V Compute Clusters with Indirect Stream Registers
von: Scheffler, Paul, et al.
Veröffentlicht: (2024)

Taming Offload Overheads in a Massively Parallel Open-Source RISC-V MPSoC: Analysis and Optimization
von: Colagrande, Luca, et al.
Veröffentlicht: (2025)

Towards Zero-Stall Matrix Multiplication on Energy-Efficient RISC-V Clusters for Machine Learning Acceleration
von: Colagrande, Luca, et al.
Veröffentlicht: (2025)

A Multicast-Capable AXI Crossbar for Many-core Machine Learning Accelerators
von: Colagrande, Luca, et al.
Veröffentlicht: (2025)

Spatzformer: An Efficient Reconfigurable Dual-Core RISC-V V Cluster for Mixed Scalar-Vector Workloads
von: Perotti, Matteo, et al.
Veröffentlicht: (2024)

Optimizing Offload Performance in Heterogeneous MPSoCs
von: Colagrande, Luca, et al.
Veröffentlicht: (2024)

FlatAttention: Dataflow and Fabric Collectives Co-Optimization for Large Attention-Based Model Inference on Tile-Based Accelerators
von: Zhang, Chi, et al.
Veröffentlicht: (2026)

Ramping Up Open-Source RISC-V Cores: Assessing the Energy Efficiency of Superscalar, Out-of-Order Execution
von: Fu, Zexin, et al.
Veröffentlicht: (2025)

Trikarenos: A Fault-Tolerant RISC-V-based Microcontroller for CubeSats in 28nm
von: Rogenmoser, Michael, et al.
Veröffentlicht: (2023)

Occamy: A 432-Core Dual-Chiplet Dual-HBM2E 768-DP-GFLOP/s RISC-V System for 8-to-64-bit Dense and Sparse Computing in 12nm FinFET
von: Scheffler, Paul, et al.
Veröffentlicht: (2025)

Evaluating IOMMU-Based Shared Virtual Addressing for RISC-V Embedded Heterogeneous SoCs
von: Koenig, Cyril, et al.
Veröffentlicht: (2025)

Occamy: A 432-Core 28.1 DP-GFLOP/s/W 83% FPU Utilization Dual-Chiplet, Dual-HBM2E RISC-V-based Accelerator for Stencil and Sparse Linear Algebra Computations with 8-to-64-bit Floating-Point Support in 12nm FinFET
von: Paulin, Gianna, et al.
Veröffentlicht: (2024)

MX: Enhancing RISC-V's Vector ISA for Ultra-Low Overhead, Energy-Efficient Matrix Multiplication
von: Perotti, Matteo, et al.
Veröffentlicht: (2024)

VMXDOTP: A RISC-V Vector ISA Extension for Efficient Microscaling (MX) Format Acceleration
von: Wipfli, Max, et al.
Veröffentlicht: (2026)

Spatz: Clustering Compact RISC-V-Based Vector Units to Maximize Computing Efficiency
von: Perotti, Matteo, et al.
Veröffentlicht: (2023)

HULK-V: a Heterogeneous Ultra-low-power Linux capable RISC-V SoC
von: Valente, Luca, et al.
Veröffentlicht: (2022)

AraXL: A Physically Scalable, Ultra-Wide RISC-V Vector Processor Design for Fast and Efficient Computation on Long Vectors
von: Purayil, Navaneeth Kunhi, et al.
Veröffentlicht: (2025)

SpikeStream: Accelerating Spiking Neural Network Inference on RISC-V Clusters with Sparse Computation Extensions
von: Manoni, Simone, et al.
Veröffentlicht: (2025)

Work-In-Progress: Accelerating Numpy With OpenBLAS For Open-Source RISC-V Chips
von: Koenig, Cyril, et al.
Veröffentlicht: (2025)

A Direct Memory Access Controller (DMAC) for Irregular Data Transfers on RISC-V Linux Systems
von: Benz, Thomas, et al.
Veröffentlicht: (2025)

SentryCore: A RISC-V Co-Processor System for Safe, Real-Time Control Applications
von: Rogenmoser, Michael, et al.
Veröffentlicht: (2024)

MiniFloat-NN and ExSdotp: An ISA Extension and a Modular Open Hardware Unit for Low-Precision Training on RISC-V cores
von: Bertaccini, Luca, et al.
Veröffentlicht: (2022)

MXDOTP: A RISC-V ISA Extension for Enabling Microscaling (MX) Floating-Point Dot Products
von: İslamoğlu, Gamze, et al.
Veröffentlicht: (2025)

A "New Ara" for Vector Computing: An Open Source Highly Efficient RISC-V V 1.0 Vector Processor Design
von: Perotti, Matteo, et al.
Veröffentlicht: (2022)

HyperCroc: End-to-End Open-Source RISC-V MCU with a Plug-In Interface for Domain-Specific Accelerators
von: Sauter, Philippe, et al.
Veröffentlicht: (2026)

xTern: Energy-Efficient Ternary Neural Network Inference on RISC-V-Based Edge Systems
von: Rutishauser, Georg, et al.
Veröffentlicht: (2024)

A Lightweight High-Throughput Collective-Capable NoC for Large-Scale ML Accelerators
von: Colagrande, Luca, et al.
Veröffentlicht: (2026)

Fused-Tiled Layers: Minimizing Data Movement on RISC-V SoCs with Software-Managed Caches
von: Jung, Victor J. B., et al.
Veröffentlicht: (2025)

vCLIC: Towards Fast Interrupt Handling in Virtualized RISC-V Mixed-criticality Systems
von: Zelioli, Enrico, et al.
Veröffentlicht: (2024)

Basilisk: An End-to-End Open-Source Linux-Capable RISC-V SoC in 130nm CMOS
von: Scheffler, Paul, et al.
Veröffentlicht: (2024)

Hybrid Modular Redundancy: Exploring Modular Redundancy Approaches in RISC-V Multi-Core Computing Clusters for Reliable Processing in Space
von: Rogenmoser, Michael, et al.
Veröffentlicht: (2023)

FlatAttention: Dataflow and Fabric Collectives Co-Optimization for Efficient Multi-Head Attention on Tile-Based Many-PE Accelerators
von: Zhang, Chi, et al.
Veröffentlicht: (2025)

Runtime Energy Monitoring for RISC-V Soft-Cores
von: Scionti, Alberto, et al.
Veröffentlicht: (2025)

Implementing and Optimizing an Open-Source SD-card Host Controller for RISC-V SoCs
von: Vanoni, Axel, et al.
Veröffentlicht: (2026)

CVA6-VMRT: A Modular Approach Towards Time-Predictable Virtual Memory in a 64-bit Application Class RISC-V Processor
von: Reinwardt, Christopher, et al.
Veröffentlicht: (2025)

Quadrilatero: A RISC-V programmable matrix coprocessor for low-power edge applications
von: Cammarata, Danilo, et al.
Veröffentlicht: (2025)

CVA6S+: A Superscalar RISC-V Core with High-Throughput Memory Architecture
von: Tedeschi, Riccardo, et al.
Veröffentlicht: (2025)

ControlPULPlet: A Flexible Real-time Multi-core RISC-V Controller for 2.5D Systems-in-package
von: Ottaviano, Alessandro, et al.
Veröffentlicht: (2024)