Bench4HLS: End-to-End Evaluation of LLMs in High-Level Synthesis Code Generation
Fuente:
arXiv
Salvato in:
| Autori principali: | Khan, M Zafir Sadik, Azar, Kimia, Kamali, Hadi |
|---|---|
| Natura: | Preprint |
| Pubblicazione: |
2026
|
| Soggetti: | |
| Accesso online: | |
| Tags: |
Aggiungi Tag
Nessun Tag, puoi essere il primo ad aggiungerne!!
|
Documenti analoghi
DecoRTL: A Run-time Decoding Framework for RTL Code Generation with LLMs
di: Akyash, Mohammad, et al.
Pubblicazione: (2025)
di: Akyash, Mohammad, et al.
Pubblicazione: (2025)
RTL++: Graph-enhanced LLM for RTL Code Generation
di: Akyash, Mohammad, et al.
Pubblicazione: (2025)
di: Akyash, Mohammad, et al.
Pubblicazione: (2025)
Hardware.jl - An MLIR-based Julia HLS Flow (Work in Progress)
di: Short, Benedict, et al.
Pubblicazione: (2025)
di: Short, Benedict, et al.
Pubblicazione: (2025)
SAGE-HLS: Syntax-Aware AST-Guided LLM for High-Level Synthesis Code Generation
di: Khan, M Zafir Sadik, et al.
Pubblicazione: (2025)
di: Khan, M Zafir Sadik, et al.
Pubblicazione: (2025)
A High-level Synthesis Toolchain for the Julia Language
di: Short, Benedict, et al.
Pubblicazione: (2025)
di: Short, Benedict, et al.
Pubblicazione: (2025)
UCAgent: An End-to-End Agent for Block-Level Functional Verification
di: Wang, Junyue, et al.
Pubblicazione: (2026)
di: Wang, Junyue, et al.
Pubblicazione: (2026)
The Argument for Meta-Modeling-Based Approaches to Hardware Generation Languages
di: Schreiner, Johannes, et al.
Pubblicazione: (2024)
di: Schreiner, Johannes, et al.
Pubblicazione: (2024)
VFocus: Better Verilog Generation from Large Language Model via Focused Reasoning
di: Zhao, Zhuorui, et al.
Pubblicazione: (2025)
di: Zhao, Zhuorui, et al.
Pubblicazione: (2025)
Zero-Shot RTL Code Generation with Attention Sink Augmented Large Language Models
di: Sandal, Selim, et al.
Pubblicazione: (2024)
di: Sandal, Selim, et al.
Pubblicazione: (2024)
LLM-aided explanations of EDA synthesis errors
di: Qiu, Siyu, et al.
Pubblicazione: (2024)
di: Qiu, Siyu, et al.
Pubblicazione: (2024)
Retrofitting Control Flow Graphs in LLVM IR for Auto Vectorization
di: Fang, Shihan, et al.
Pubblicazione: (2025)
di: Fang, Shihan, et al.
Pubblicazione: (2025)
Understanding Accelerator Compilers via Performance Profiling
di: Yorihiro, Ayaka, et al.
Pubblicazione: (2025)
di: Yorihiro, Ayaka, et al.
Pubblicazione: (2025)
CoopetitiveV: Leveraging LLM-powered Coopetitive Multi-Agent Prompting for High-quality Verilog Generation
di: Mi, Zhendong, et al.
Pubblicazione: (2024)
di: Mi, Zhendong, et al.
Pubblicazione: (2024)
Exploring Code Language Models for Automated HLS-based Hardware Generation: Benchmark, Infrastructure and Analysis
di: Gai, Jiahao, et al.
Pubblicazione: (2025)
di: Gai, Jiahao, et al.
Pubblicazione: (2025)
AutoINV: Automated Invariant Generation Framework for Formal Verification on High-Level Synthesis Designs
di: Zhou, Xiaofeng, et al.
Pubblicazione: (2026)
di: Zhou, Xiaofeng, et al.
Pubblicazione: (2026)
A Novel HDL Code Generator for Effectively Testing FPGA Logic Synthesis Compilers
di: Xu, Zhihao, et al.
Pubblicazione: (2024)
di: Xu, Zhihao, et al.
Pubblicazione: (2024)
The Cream Rises to the Top: Efficient Reranking Method for Verilog Code Generation
di: Yang, Guang, et al.
Pubblicazione: (2025)
di: Yang, Guang, et al.
Pubblicazione: (2025)
Customizing a Large Language Model for VHDL Design of High-Performance Microprocessors
di: Dupuis, Nicolas, et al.
Pubblicazione: (2025)
di: Dupuis, Nicolas, et al.
Pubblicazione: (2025)
SafeTune: Mitigating Data Poisoning in LLM Fine-Tuning for RTL Code Generation
di: Rezakhani, Mahshid, et al.
Pubblicazione: (2026)
di: Rezakhani, Mahshid, et al.
Pubblicazione: (2026)
Veri-Sure: A Contract-Aware Multi-Agent Framework with Temporal Tracing and Formal Verification for Correct RTL Code Generation
di: Liu, Jiale, et al.
Pubblicazione: (2026)
di: Liu, Jiale, et al.
Pubblicazione: (2026)
From Language to Logic: Bridging LLMs & Formal Representations for RTL Assertion Generation
di: Mashnoor, Nowfel, et al.
Pubblicazione: (2026)
di: Mashnoor, Nowfel, et al.
Pubblicazione: (2026)
VeriCoder: Enhancing LLM-Based RTL Code Generation through Functional Correctness Validation
di: Wei, Anjiang, et al.
Pubblicazione: (2025)
di: Wei, Anjiang, et al.
Pubblicazione: (2025)
RTLRewriter: Methodologies for Large Models aided RTL Code Optimization
di: Yao, Xufeng, et al.
Pubblicazione: (2024)
di: Yao, Xufeng, et al.
Pubblicazione: (2024)
ChiseLLM: Unleashing the Power of Reasoning LLMs for Chisel Agile Hardware Development
di: Wang, Bowei, et al.
Pubblicazione: (2025)
di: Wang, Bowei, et al.
Pubblicazione: (2025)
FVRuleLearner: Operator-Level Reasoning Tree (OP-Tree)-Based Rules Learning for Formal Verification
di: Wan, Lily Jiaxin, et al.
Pubblicazione: (2026)
di: Wan, Lily Jiaxin, et al.
Pubblicazione: (2026)
NuRedact: Non-Uniform eFPGA Architecture for Low-Overhead and Secure IP Redaction
di: Das, Voktho, et al.
Pubblicazione: (2026)
di: Das, Voktho, et al.
Pubblicazione: (2026)
HW/SW Co-design of a PCM/PWM converter: a System Level Approach based in the SpecC Methodology
di: Petrini, Daniel G. P., et al.
Pubblicazione: (2025)
di: Petrini, Daniel G. P., et al.
Pubblicazione: (2025)
AnalogXpert: Automating Analog Topology Synthesis by Incorporating Circuit Design Expertise into Large Language Models
di: Zhang, Haoyi, et al.
Pubblicazione: (2024)
di: Zhang, Haoyi, et al.
Pubblicazione: (2024)
Guaranteed Guess: A Language Modeling Approach for CISC-to-RISC Transpilation with Testing Guarantees
di: Heakl, Ahmed, et al.
Pubblicazione: (2025)
di: Heakl, Ahmed, et al.
Pubblicazione: (2025)
Using LLMs to Facilitate Formal Verification of RTL
di: Orenes-Vera, Marcelo, et al.
Pubblicazione: (2023)
di: Orenes-Vera, Marcelo, et al.
Pubblicazione: (2023)
A Semi-Formal Verification Methodology for Efficient Configuration Coverage of Highly Configurable Digital Designs
di: Kumar, Aman, et al.
Pubblicazione: (2024)
di: Kumar, Aman, et al.
Pubblicazione: (2024)
HLS-Eval: A Benchmark and Framework for Evaluating LLMs on High-Level Synthesis Design Tasks
di: Abi-Karam, Stefan, et al.
Pubblicazione: (2025)
di: Abi-Karam, Stefan, et al.
Pubblicazione: (2025)
IncreRTL: Traceability-Guided Incremental RTL Generation under Requirement Evolution
di: Chen, Luanrong, et al.
Pubblicazione: (2026)
di: Chen, Luanrong, et al.
Pubblicazione: (2026)
MEIC: Re-thinking RTL Debug Automation using LLMs
di: Xu, Ke, et al.
Pubblicazione: (2024)
di: Xu, Ke, et al.
Pubblicazione: (2024)
FormalRTL: Verified RTL Synthesis at Scale
di: Li, Kezhi, et al.
Pubblicazione: (2026)
di: Li, Kezhi, et al.
Pubblicazione: (2026)
Structural Mutation Based Differential Testing for FPGA Logic Synthesis Compilers
di: Xu, Zhihao, et al.
Pubblicazione: (2025)
di: Xu, Zhihao, et al.
Pubblicazione: (2025)
DRCY: Agentic Hardware Design Reviews
di: Dumont, Kyle, et al.
Pubblicazione: (2026)
di: Dumont, Kyle, et al.
Pubblicazione: (2026)
DUET: Agentic Design Understanding via Experimentation and Testing
di: Smith, Gus Henry, et al.
Pubblicazione: (2025)
di: Smith, Gus Henry, et al.
Pubblicazione: (2025)
Is Agentic AI Ready for Real-World Hardware Engineering? A Deep Dive with Phoenix-bench
di: Zou, Qingyun, et al.
Pubblicazione: (2026)
di: Zou, Qingyun, et al.
Pubblicazione: (2026)
RTLSquad: Multi-Agent Based Interpretable RTL Design
di: Wang, Bowei, et al.
Pubblicazione: (2025)
di: Wang, Bowei, et al.
Pubblicazione: (2025)
Documenti analoghi
-
DecoRTL: A Run-time Decoding Framework for RTL Code Generation with LLMs
di: Akyash, Mohammad, et al.
Pubblicazione: (2025) -
RTL++: Graph-enhanced LLM for RTL Code Generation
di: Akyash, Mohammad, et al.
Pubblicazione: (2025) -
Hardware.jl - An MLIR-based Julia HLS Flow (Work in Progress)
di: Short, Benedict, et al.
Pubblicazione: (2025) -
SAGE-HLS: Syntax-Aware AST-Guided LLM for High-Level Synthesis Code Generation
di: Khan, M Zafir Sadik, et al.
Pubblicazione: (2025) -
A High-level Synthesis Toolchain for the Julia Language
di: Short, Benedict, et al.
Pubblicazione: (2025)