Buchumschlag

Scope: A Scalable Merged Pipeline Framework for Multi-Chip-Module NN Accelerators

Fuente: arXiv

Gespeichert in:

Bibliographische Detailangaben
Hauptverfasser:	Huang, Zongle, Jia, Hongyang, Zou, Kaiwei, Liu, Yongpan
Format:	Preprint
Veröffentlicht:	2026
Schlagworte:	Hardware Architecture
Online-Zugang:	Acceder al recurso
Tags:	Tag hinzufügen Keine Tags, Fügen Sie den ersten Tag hinzu!

Ähnliche Einträge

Hecaton: Training Large Language Models with Scalable Chiplet Systems
von: Huang, Zongle, et al.
Veröffentlicht: (2024)

PIMSIM-NN: An ISA-based Simulation Framework for Processing-in-Memory Accelerators
von: Wang, Xinyu, et al.
Veröffentlicht: (2024)

HFRWKV: A High-Performance Fully On-Chip Hardware Accelerator for RWKV
von: Shijie, Liu, et al.
Veröffentlicht: (2026)

Generalized Ping-Pong: Off-Chip Memory Bandwidth Centric Pipelining Strategy for Processing-In-Memory Accelerators
von: Wang, Ruibao, et al.
Veröffentlicht: (2024)

MCMComm: Hardware-Software Co-Optimization for End-to-End Communication in Multi-Chip-Modules
von: Raj, Ritik, et al.
Veröffentlicht: (2025)

Resilient and Secure Programmable System-on-Chip Accelerator Offload
von: Gouveia, Inês Pinto, et al.
Veröffentlicht: (2024)

Accelerating GNN Training through Locality-aware Dropout and Merge
von: Sun, Gongjian, et al.
Veröffentlicht: (2025)

Towards Generalized On-Chip Communication for Programmable Accelerators in Heterogeneous Architectures
von: Zuckerman, Joseph, et al.
Veröffentlicht: (2024)

AccelSync: Verifying Synchronization Coverage in Accelerator Pipeline Programs
von: An, Hangcheng, et al.
Veröffentlicht: (2026)

Exploring the Potential of Wireless-enabled Multi-Chip AI Accelerators
von: Irabor, Emmanuel, et al.
Veröffentlicht: (2025)

FEATHER: A Reconfigurable Accelerator with Data Reordering Support for Low-Cost On-Chip Dataflow Switching
von: Tong, Jianming, et al.
Veröffentlicht: (2024)

A Bit Level Weight Reordering Strategy Based on Column Similarity to Explore Weight Sparsity in RRAM-based NN Accelerator
von: Yang, Weiping, et al.
Veröffentlicht: (2025)

Rainbow: A Composable Coherence Protocol for Multi-Chip Servers
von: Menezo, Lucia G., et al.
Veröffentlicht: (2020)

A 33.6-136.2 TOPS/W Nonlinear Analog Computing-In-Memory Macro for Multi-bit LSTM Accelerator in 65 nm CMOS
von: Yang, Junyi, et al.
Veröffentlicht: (2025)

Work-In-Progress: Accelerating Numpy With OpenBLAS For Open-Source RISC-V Chips
von: Koenig, Cyril, et al.
Veröffentlicht: (2025)

Towards Efficient and Accurate Detection of On-Chip Fail-Slow Failures for Many-Core Accelerators
von: Wu, Junchi, et al.
Veröffentlicht: (2025)

3D Stack In-Sensor-Computing (3DS-ISC): Accelerating Time-Surface Construction for Neuromorphic Event Cameras
von: Shang, Hongyang, et al.
Veröffentlicht: (2025)

The BRAM is the Limit: Shattering Myths, Shaping Standards, and Building Scalable PIM Accelerators
von: Kabir, MD Arafat, et al.
Veröffentlicht: (2024)

High-Performance Pipelined NTT Accelerators with Homogeneous Digit-Serial Modulo Arithmetic
von: Alexakis, George, et al.
Veröffentlicht: (2025)

Swift: A Multi-FPGA Framework for Scaling Up Accelerated Graph Analytics
von: Jaiyeoba, Oluwole, et al.
Veröffentlicht: (2024)

FedChip: Federated LLM for Artificial Intelligence Accelerator Chip Design
von: Nazzal, Mahmoud, et al.
Veröffentlicht: (2025)

CRYPTONITE: Scalable Accelerator Design for Cryptographic Primitives and Algorithms
von: Maheswaran, Karthikeya Sharma, et al.
Veröffentlicht: (2025)

ApproxPilot: A GNN-based Accelerator Approximation Framework
von: Zhang, Qing, et al.
Veröffentlicht: (2024)

PHAROS: Pipelined Heterogeneous Accelerators for Real-time Safety-critical Systems With Deadline Compliance
von: Ji, Shixin, et al.
Veröffentlicht: (2026)

Edge GPU Aware Multiple AI Model Pipeline for Accelerated MRI Reconstruction and Analysis
von: Majeed, Ashiyana Abdul, et al.
Veröffentlicht: (2025)

Guac: Energy-Aware and SSA-Based Generation of Coarse-Grained Merged Accelerators from LLVM-IR
von: Brumar, Iulian, et al.
Veröffentlicht: (2024)

TEMP: A Memory Efficient Physical-aware Tensor Partition-Mapping Framework on Wafer-scale Chips
von: Wang, Huizheng, et al.
Veröffentlicht: (2025)

In-Pipeline Integration of Digital In-Memory-Computing into RISC-V Vector Architecture to Accelerate Deep Learning
von: Spagnolo, Tommaso, et al.
Veröffentlicht: (2026)

Analysis of Single Event Induced Bit Faults in a Deep Neural Network Accelerator Pipeline
von: Jonckers, Naïn, et al.
Veröffentlicht: (2025)

Large Processor Chip Model
von: Chang, Kaiyan, et al.
Veröffentlicht: (2025)

CAT: Customized Transformer Accelerator Framework on Versal ACAP
von: Zhang, Wenbo, et al.
Veröffentlicht: (2024)

When Pipelined In-Memory Accelerators Meet Spiking Direct Feedback Alignment: A Co-Design for Neuromorphic Edge Computing
von: Ren, Haoxiong, et al.
Veröffentlicht: (2025)

ChipLight: Cross-Layer Optimization of Chiplet Design with Optical Interconnects for LLM Training
von: Bai, Kangbo, et al.
Veröffentlicht: (2026)

PipeRTL: Timing-Aware Pipeline Optimization at IR-Level for RTL Generation
von: Yin, Shuo, et al.
Veröffentlicht: (2026)

SCREME: A Scalable Framework for Resilient Memory Design
von: Li, Fan, et al.
Veröffentlicht: (2025)

D-Legion: A Scalable Many-Core Architecture for Accelerating Matrix Multiplication in Quantized LLMs
von: Abdelmaksoud, Ahmed J., et al.
Veröffentlicht: (2026)

Lookup Table-based Multiplication-free All-digital DNN Accelerator Featuring Self-Synchronous Pipeline Accumulation
von: Tagata, Hiroto, et al.
Veröffentlicht: (2025)

CAMASim: A Comprehensive Simulation Framework for Content-Addressable Memory based Accelerators
von: Li, Mengyuan, et al.
Veröffentlicht: (2024)

CIMPool: Scalable Neural Network Acceleration for Compute-In-Memory using Weight Pools
von: Li, Shurui, et al.
Veröffentlicht: (2025)

Sim-FA: A GPGPU Simulator Framework for Fine-Grained FlashAttention Pipeline Analysis
von: Zhou, Zhongchun, et al.
Veröffentlicht: (2026)