Interconnect-Aware Logic Resynthesis for Multi-Die FPGAs

Fuente: arXiv
Gespeichert in:
Bibliographische Detailangaben
Hauptverfasser: Wang, Xiaoke, Raikar, Raveena, Rein, Markus, Chen, Ruiqi, Meng, Chang, Stroobandt, Dirk
Format: Preprint
Veröffentlicht: 2026
Schlagworte:
Online-Zugang:
Tags: Tag hinzufügen
Keine Tags, Fügen Sie den ersten Tag hinzu!