Buchumschlag

Physical Design of UET-RVMCU: A Streamlined Open-Source RISC-V Microcontroller

Fuente: arXiv

Gespeichert in:

Bibliographische Detailangaben
Hauptverfasser:	Azhar, Abdullah, Kamal, Uneeb, Ali, Wajid, Gillani, Saad, Qazi, Dr Suleman Sami
Format:	Preprint
Veröffentlicht:	2026
Schlagworte:	Hardware Architecture
Online-Zugang:	Acceder al recurso
Tags:	Tag hinzufügen Keine Tags, Fügen Sie den ersten Tag hinzu!

Ähnliche Einträge

X-HEEP: An Open-Source, Configurable and Extendible RISC-V Microcontroller for the Exploration of Ultra-Low-Power Edge Accelerators
von: Machetti, Simone, et al.
Veröffentlicht: (2024)

Trikarenos: A Fault-Tolerant RISC-V-based Microcontroller for CubeSats in 28nm
von: Rogenmoser, Michael, et al.
Veröffentlicht: (2023)

Work-In-Progress: Accelerating Numpy With OpenBLAS For Open-Source RISC-V Chips
von: Koenig, Cyril, et al.
Veröffentlicht: (2025)

Pedagogically Motivated and Composable Open-Source RISC-V Processors for Computer Science Education
von: McDougall, Ian, et al.
Veröffentlicht: (2025)

A "New Ara" for Vector Computing: An Open Source Highly Efficient RISC-V V 1.0 Vector Processor Design
von: Perotti, Matteo, et al.
Veröffentlicht: (2022)

Implementing and Optimizing an Open-Source SD-card Host Controller for RISC-V SoCs
von: Vanoni, Axel, et al.
Veröffentlicht: (2026)

X-HEEP: An Open-Source, Configurable and Extendible RISC-V Platform for TinyAI Applications
von: Machetti, Simone, et al.
Veröffentlicht: (2025)

Basilisk: Achieving Competitive Performance with Open EDA Tools on an Open-Source Linux-Capable RISC-V SoC
von: Sauter, Phillippe, et al.
Veröffentlicht: (2024)

Accelerating GenAI Workloads by Enabling RISC-V Microkernel Support in IREE
von: Ahmad, Adeel, et al.
Veröffentlicht: (2025)

Not All Faults Are Equal: Transient-Fault Sensitivity Characterization of an Open-Source RISC-V Vector Cluster
von: Cai, Maoyuan, et al.
Veröffentlicht: (2026)

e-GPU: An Open-Source and Configurable RISC-V Graphic Processing Unit for TinyAI Applications
von: Machetti, Simone, et al.
Veröffentlicht: (2025)

Ramping Up Open-Source RISC-V Cores: Assessing the Energy Efficiency of Superscalar, Out-of-Order Execution
von: Fu, Zexin, et al.
Veröffentlicht: (2025)

Basilisk: An End-to-End Open-Source Linux-Capable RISC-V SoC in 130nm CMOS
von: Scheffler, Paul, et al.
Veröffentlicht: (2024)

HyperCroc: End-to-End Open-Source RISC-V MCU with a Plug-In Interface for Domain-Specific Accelerators
von: Sauter, Philippe, et al.
Veröffentlicht: (2026)

Verification and Validation (V&V)-in-the-Loop for RISC-V Design: The Holistic Vision of BZL
von: Ahmed, Sajjad, et al.
Veröffentlicht: (2026)

Automatic Microarchitecture-Aware Custom Instruction Design for RISC-V Processors
von: Rezunov, Evgenii, et al.
Veröffentlicht: (2025)

Design, Implementation and Evaluation of the SVNAPOT Extension on a RISC-V Processor
von: Papadopoulos, Nikolaos-Charalampos, et al.
Veröffentlicht: (2024)

Efficient Trace for RISC-V: Design, Evaluation, and Integration in CVA6
von: Laghi, Umberto, et al.
Veröffentlicht: (2025)

REPTILES: Repeated Tiles of Sargantana, a RISC-V multicore based on OpenPiton
von: Oliete-Escuín, Noelia, et al.
Veröffentlicht: (2026)

Croc: An End-to-End Open-Source Extensible RISC-V MCU Platform to Democratize Silicon
von: Sauter, Phillippe, et al.
Veröffentlicht: (2025)

WebRISC-V: A 64-bit RISC-V Pipeline Simulator for Computer Architecture Classes
von: Giorgi, Roberto, et al.
Veröffentlicht: (2025)

Wildcat: Educational RISC-V Microprocessors
von: Schoeberl, Martin
Veröffentlicht: (2025)

Hypervisor Extension for a RISC-V Processor
von: Gauchola, Jaume, et al.
Veröffentlicht: (2024)

Basilisk: A 34 mm2 End-to-End Open-Source 64-bit Linux-Capable RISC-V SoC in 130nm BiCMOS
von: Sauter, Philippe, et al.
Veröffentlicht: (2025)

AraXL: A Physically Scalable, Ultra-Wide RISC-V Vector Processor Design for Fast and Efficient Computation on Long Vectors
von: Purayil, Navaneeth Kunhi, et al.
Veröffentlicht: (2025)

Support Vector Machines Classification on Bendable RISC-V
von: Vergos, Polykarpos, et al.
Veröffentlicht: (2025)

Efficient Implementation of RISC-V Vector Permutation Instructions
von: Titopoulos, Vasileios, et al.
Veröffentlicht: (2025)

Web-Based Simulator of Superscalar RISC-V Processors
von: Jaros, Jiri, et al.
Veröffentlicht: (2024)

ARISE: Automating RISC-V Instruction Set Extension
von: Hager-Clukas, Andreas, et al.
Veröffentlicht: (2025)

Runtime Energy Monitoring for RISC-V Soft-Cores
von: Scionti, Alberto, et al.
Veröffentlicht: (2025)

Optimizing Energy Efficiency in Subthreshold RISC-V Cores
von: Djupdal, Asbjørn, et al.
Veröffentlicht: (2025)

RISC-V V Vector Extension (RVV) with reduced number of vector registers
von: Jacobs, Eino, et al.
Veröffentlicht: (2024)

Static Hardware Partitioning on RISC-V -- Shortcomings, Limitations, and Prospects
von: Ramsauer, Ralf, et al.
Veröffentlicht: (2022)

Functional ISS-Driven Verification of Superscalar RISC-V Processors
von: Galimberti, Andrea, et al.
Veröffentlicht: (2024)

Decoupled Control Flow and Data Access in RISC-V GPGPUs
von: Sarda, Giuseppe M., et al.
Veröffentlicht: (2025)

Floating Point HUB Adder for RISC-V Sargantana Processor
von: Bandera, Gerardo, et al.
Veröffentlicht: (2024)

RISC-V processor enhanced with a dynamic micro-decoder unit
von: Pottier, Juliette, et al.
Veröffentlicht: (2024)

Branch Prediction in Hardcaml for a RISC-V 32im CPU
von: Saveau, Alex
Veröffentlicht: (2023)

Unlimited Vector Processing for Wireless Baseband Based on RISC-V Extension
von: Jiang, Limin, et al.
Veröffentlicht: (2025)

Optimizing Structured-Sparse Matrix Multiplication in RISC-V Vector Processors
von: Titopoulos, Vasileios, et al.
Veröffentlicht: (2025)