Analizador lógico de tiempos implementado en arquitectura digital reprogramable
Fuente:
Redalyc
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| Auteur principal: | |
|---|---|
| Format: | Artículo científico |
| Langue: | es |
| Publié: |
Universidad de Antioquia
2005
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| _version_ | 1876448069160009728 |
|---|---|
| author | Eugenio Duque |
| author_facet | Eugenio Duque |
| contents | Analizador lógico de tiempos implementado en arquitectura digital reprogramable Eugenio Duque José Édinson Aedo Julián Correa Alexis Alberto Ramírez Camilo Torres Rubén Darío Nieto Álvaro Bernal Ingeniería generador de estímulos analizador lógico de tiempos analizador lógico programable vía Internet En este artículo se describe la concepción, diseño, simulación e implementación de un analizador lógico de tiempos implementado sobre una arquitectura digital reprogramable. El sistema fue especificado en VHDL [1] e implementado en una plataforma basada en una FPGA (Field Programmable Gate Array) Spartan II. El uso de esta metodología para la implementación del analizador, permite obtener un sistema flexible, económico y eficiente en cuanto a capacidad de procesamiento, ya que su característica modular hace posible escalar el sistema cuando sea necesario utilizando varios de los subsistemas desarrollados. 2005 artículo científico 0120-6230 https://www.redalyc.org/articulo.oa?id=43003407 es http://www.redalyc.org/revista.oa?id=430 Revista Facultad de Ingeniería Universidad de Antioquia application/pdf Universidad de Antioquia Revista Facultad de Ingeniería Universidad de Antioquia (Colombia) Num.34 |
| format | Artículo científico |
| id | redalyc_43003407 |
| institution | Redalyc |
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| publishDate | 2005 |
| publisher | Universidad de Antioquia |
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| topic | Ingeniería generador de estímulos analizador lógico de tiempos analizador lógico programable vía Internet |
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