Buchumschlag

Arquitectura eficiente y de área reducida de una red neuronal estática para aplicaciones de procesamiento de señales e imágenes

Fuente: Redalyc

Gespeichert in:

Bibliographische Detailangaben
1. Verfasser:	D. J. Pantí de la Rosa
Format:	Artículo científico
Sprache:	es
Veröffentlicht:	Universidad Autónoma de Yucatán 2017
Schlagworte:	Computación FPGA Red Neuronal Cómputo paralelo Procesamiento Digital de Señales
Online-Zugang:	Acceder al recurso 1 Acceder al recurso 2 Acceder al recurso 3 Acceder al recurso 4 Acceder al recurso 5
Tags:	Tag hinzufügen Keine Tags, Fügen Sie den ersten Tag hinzu!

_version_	1876479551013388288
author	D. J. Pantí de la Rosa
author_facet	D. J. Pantí de la Rosa
contents	Arquitectura eficiente y de área reducida de una red neuronal estática para aplicaciones de procesamiento de señales e imágenes D. J. Pantí de la Rosa J. G. Granados Cervera J. A. Méndez Méndez A. Castillo Atoche V. Sandoval Curmina B. Cruz Jimenez M. Moreno Sabido Computación FPGA Red Neuronal Cómputo paralelo Procesamiento Digital de Señales En este trabajo se propone una arquitectura de red neuronal para el desarrollo de aplicaciones para el procesamiento digital de señales e imágenes , utilizando técnicas recursivas y de cómputo paralelo con el fin de obtener un balance favorable de área y de velocidad de procesamiento. El diseño propone una estructura co n niveles de pipeline que reduce significativamente los recursos de hardware en un dispositivo arreglo de compuertas programable en el campo (FPGA). La implementación del hardware se realizó con el sintetizador Xilinx XST ISE Web - Pack, y se obtuvieron 72 Slice Flipflops, 45 Slices, y 23 L uts , con la posibilidad de im plementar hasta 103 neuronas en un FPGA Xilix Spartan3EXC3S500E . 2017 artículo científico 1665-529X https://www.redalyc.org/articulo.oa?id=46753192003 https://www.redalyc.org/journal/467/46753192003/ https://www.redalyc.org/journal/467/46753192003/html/ https://www.redalyc.org/journal/467/46753192003/46753192003.epub https://www.redalyc.org/journal/467/46753192003/movil es http://www.redalyc.org/revista.oa?id=467 Ingeniería application/pdf Universidad Autónoma de Yucatán Ingeniería (México) Num.2 Vol.21
format	Artículo científico
id	redalyc_46753192003
institution	Redalyc
language	es
publishDate	2017
publisher	Universidad Autónoma de Yucatán
spellingShingle	Arquitectura eficiente y de área reducida de una red neuronal estática para aplicaciones de procesamiento de señales e imágenes D. J. Pantí de la Rosa Computación FPGA Red Neuronal Cómputo paralelo Procesamiento Digital de Señales Arquitectura eficiente y de área reducida de una red neuronal estática para aplicaciones de procesamiento de señales e imágenes D. J. Pantí de la Rosa J. G. Granados Cervera J. A. Méndez Méndez A. Castillo Atoche V. Sandoval Curmina B. Cruz Jimenez M. Moreno Sabido Computación FPGA Red Neuronal Cómputo paralelo Procesamiento Digital de Señales En este trabajo se propone una arquitectura de red neuronal para el desarrollo de aplicaciones para el procesamiento digital de señales e imágenes , utilizando técnicas recursivas y de cómputo paralelo con el fin de obtener un balance favorable de área y de velocidad de procesamiento. El diseño propone una estructura co n niveles de pipeline que reduce significativamente los recursos de hardware en un dispositivo arreglo de compuertas programable en el campo (FPGA). La implementación del hardware se realizó con el sintetizador Xilinx XST ISE Web - Pack, y se obtuvieron 72 Slice Flipflops, 45 Slices, y 23 L uts , con la posibilidad de im plementar hasta 103 neuronas en un FPGA Xilix Spartan3EXC3S500E . 2017 artículo científico 1665-529X https://www.redalyc.org/articulo.oa?id=46753192003 https://www.redalyc.org/journal/467/46753192003/ https://www.redalyc.org/journal/467/46753192003/html/ https://www.redalyc.org/journal/467/46753192003/46753192003.epub https://www.redalyc.org/journal/467/46753192003/movil es http://www.redalyc.org/revista.oa?id=467 Ingeniería application/pdf Universidad Autónoma de Yucatán Ingeniería (México) Num.2 Vol.21
title	Arquitectura eficiente y de área reducida de una red neuronal estática para aplicaciones de procesamiento de señales e imágenes
topic	Computación FPGA Red Neuronal Cómputo paralelo Procesamiento Digital de Señales
url	https://www.redalyc.org/articulo.oa?id=46753192003 https://www.redalyc.org/journal/467/46753192003/ https://www.redalyc.org/journal/467/46753192003/html/ https://www.redalyc.org/journal/467/46753192003/46753192003.epub https://www.redalyc.org/journal/467/46753192003/movil