Diseño de Sistemas de Memoria Cache de Alto Rendimiento aplicando Algoritmos de Acceso Seudo-Especulativo
Fuente:
Redalyc
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| Auteur principal: | |
|---|---|
| Format: | Artículo científico |
| Langue: | es |
| Publié: |
Instituto Politécnico Nacional
2003
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| _version_ | 1876430265153224704 |
|---|---|
| author | Oscar Camacho Nieto |
| author_facet | Oscar Camacho Nieto |
| contents | Diseño de Sistemas de Memoria Cache de Alto Rendimiento aplicando Algoritmos de Acceso Seudo-Especulativo Oscar Camacho Nieto Computación acceso seudo especulativo Memoria cache La diferencia que existe entre el tiempo de ciclo de operación del procesador y el tiempo de acceso amemoria cada vez es mayor. El rendimiento de los procesadores se ha venido incrementandoaproximadamente un 60% cada año debido a la reducción del tiempo de ciclo de reloj y al incremento delnúmero de instrucciones ejecutadas por ciclo (IPC). Sin embargo, el tiempo de acceso a las memoriasDRAMS sólo mejora un 10% por año, aunque la capacidad se duplica cada año y medio, según la Ley deMoore. Para reducir esta diferencia de tiempos se utiliza una organización de memoria jerarquizada con elobjetivo de que el nivel cercano al procesador (cache) almacene temporalmente el contenido de la memoriaprincipal que se prevé pronto será utilizado. Los factores que afectan el rendimiento son: el tiempo necesariopara obtener un dato de la cache y el número de accesos que se resuelven directamente desde la cache. Estetrabajo se centra en incrementar la frecuencia de aciertos y reducir el tiempo medio de acceso en la cache sinincrementar el tiempo de ciclo del procesador, manteniendo dentro de límites razonables la latencia deacceso. Usando la capacidad de predicción que presentan las referencias a memoria para guiar la gestión yacceso al primer nivel en caches de acceso secuencial, proponemos un esquema dinámico e inteligente paraacceder a la cache de datos del primer nivel en un sistema jerarquizado. La evaluación muestra que elesquema propuesto, con respecto a la cache convencional de mapeo directo, reduce el tiempo promedio deacceso en 14.71%, 11.47% y 12.80% en capacidades de 8k, 16k y 32k, respectivamente. Asimismo, nuestroesquema mantiene una tasa de fallos similar a la de una cache convencional asociativa de dos vías. 2003 artículo científico 1405-5546 https://www.redalyc.org/articulo.oa?id=61570207 es http://www.redalyc.org/revista.oa?id=615 Computación y Sistemas application/pdf Instituto Politécnico Nacional Computación y Sistemas (México) Num.2 Vol.7 |
| format | Artículo científico |
| id | redalyc_61570207 |
| institution | Redalyc |
| language | es |
| publishDate | 2003 |
| publisher | Instituto Politécnico Nacional |
| spellingShingle | Diseño de Sistemas de Memoria Cache de Alto Rendimiento aplicando Algoritmos de Acceso Seudo-Especulativo Oscar Camacho Nieto Computación acceso seudo especulativo Memoria cache Diseño de Sistemas de Memoria Cache de Alto Rendimiento aplicando Algoritmos de Acceso Seudo-Especulativo Oscar Camacho Nieto Computación acceso seudo especulativo Memoria cache La diferencia que existe entre el tiempo de ciclo de operación del procesador y el tiempo de acceso amemoria cada vez es mayor. El rendimiento de los procesadores se ha venido incrementandoaproximadamente un 60% cada año debido a la reducción del tiempo de ciclo de reloj y al incremento delnúmero de instrucciones ejecutadas por ciclo (IPC). Sin embargo, el tiempo de acceso a las memoriasDRAMS sólo mejora un 10% por año, aunque la capacidad se duplica cada año y medio, según la Ley deMoore. Para reducir esta diferencia de tiempos se utiliza una organización de memoria jerarquizada con elobjetivo de que el nivel cercano al procesador (cache) almacene temporalmente el contenido de la memoriaprincipal que se prevé pronto será utilizado. Los factores que afectan el rendimiento son: el tiempo necesariopara obtener un dato de la cache y el número de accesos que se resuelven directamente desde la cache. Estetrabajo se centra en incrementar la frecuencia de aciertos y reducir el tiempo medio de acceso en la cache sinincrementar el tiempo de ciclo del procesador, manteniendo dentro de límites razonables la latencia deacceso. Usando la capacidad de predicción que presentan las referencias a memoria para guiar la gestión yacceso al primer nivel en caches de acceso secuencial, proponemos un esquema dinámico e inteligente paraacceder a la cache de datos del primer nivel en un sistema jerarquizado. La evaluación muestra que elesquema propuesto, con respecto a la cache convencional de mapeo directo, reduce el tiempo promedio deacceso en 14.71%, 11.47% y 12.80% en capacidades de 8k, 16k y 32k, respectivamente. Asimismo, nuestroesquema mantiene una tasa de fallos similar a la de una cache convencional asociativa de dos vías. 2003 artículo científico 1405-5546 https://www.redalyc.org/articulo.oa?id=61570207 es http://www.redalyc.org/revista.oa?id=615 Computación y Sistemas application/pdf Instituto Politécnico Nacional Computación y Sistemas (México) Num.2 Vol.7 |
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