Cover Image

IMPLEMENTACIÓN EN HARDWARE DE UN SVPWM EN UN SOFT-CORE NIOS II. PARTE I

Fuente: Redalyc

Saved in:

Bibliographic Details
Main Author:	J. J. Raygoza P.
Format:	Artículo científico
Language:	es
Published:	Universidad de Guadalajara 2009
Subjects:	Multidisciplinarias (Ciencias Sociales) FPGA Altera Cyclone II Procesador embebido Operaciones en punto flotante
Online Access:	Acceder al recurso
Tags:	Add Tag No Tags, Be the first to tag this record!

_version_	1876427523274833920
author	J. J. Raygoza P.
author_facet	J. J. Raygoza P.
contents	IMPLEMENTACIÓN EN HARDWARE DE UN SVPWM EN UN SOFT-CORE NIOS II. PARTE I J. J. Raygoza P. Susana Ortega C. Carlos A. Chirino G. J. Rivera D. Multidisciplinarias (Ciencias Sociales) FPGA Altera Cyclone II Procesador embebido Operaciones en punto flotante Este artículo expone la implementación en hardware de una modulación por ancho de pulsos en un espacio vectorial en un soft-core embebido Nios II. La utilización de dispositivos reconfigurables otorga flexibilidad en el diseño y otras mejoras en términos de consumo de potencia con la ayuda de herramientas de software que permiten hacer más eficientes los algoritmos. Se presenta la configuración de un procesador embebido Nios II en su modo estándar implementado en hardware sobre una FPGA Cyclone II de la familia de Altera. Una de las ventajas del soft-core embebido Nios II es que podemos efectuar cálculos que contengan números del tipo flotante. Esto nos sirve para realizar las operaciones trigonométricas requeridas por el algoritmo de modulación por ancho de pulsos en un espacio vectorial. El algoritmo es descrito en lenguaje C++ mediante una aplicación software también de la familia de Altera. La solución nos brinda buena precisión en los cálculos matemáticos. Entre los resultados obtenidos se muestra la gráfica de ocupación del dispositivo Cyclone II para la implementación del soft-core embebido, así como tabla de tiempos medidos en simulaciones con modelsim y tabla de valores correspondientes a las seis salidas del SVPWM realizado en el Nios II. Dichos valores fueron leídos con ayuda de un analizador lógico en tiempo real. 2009 artículo científico 1665-5745 https://www.redalyc.org/articulo.oa?id=73012215013 es http://www.redalyc.org/revista.oa?id=730 e-Gnosis application/pdf Universidad de Guadalajara e-Gnosis (México)
format	Artículo científico
id	redalyc_73012215013
institution	Redalyc
language	es
publishDate	2009
publisher	Universidad de Guadalajara
spellingShingle	IMPLEMENTACIÓN EN HARDWARE DE UN SVPWM EN UN SOFT-CORE NIOS II. PARTE I J. J. Raygoza P. Multidisciplinarias (Ciencias Sociales) FPGA Altera Cyclone II Procesador embebido Operaciones en punto flotante IMPLEMENTACIÓN EN HARDWARE DE UN SVPWM EN UN SOFT-CORE NIOS II. PARTE I J. J. Raygoza P. Susana Ortega C. Carlos A. Chirino G. J. Rivera D. Multidisciplinarias (Ciencias Sociales) FPGA Altera Cyclone II Procesador embebido Operaciones en punto flotante Este artículo expone la implementación en hardware de una modulación por ancho de pulsos en un espacio vectorial en un soft-core embebido Nios II. La utilización de dispositivos reconfigurables otorga flexibilidad en el diseño y otras mejoras en términos de consumo de potencia con la ayuda de herramientas de software que permiten hacer más eficientes los algoritmos. Se presenta la configuración de un procesador embebido Nios II en su modo estándar implementado en hardware sobre una FPGA Cyclone II de la familia de Altera. Una de las ventajas del soft-core embebido Nios II es que podemos efectuar cálculos que contengan números del tipo flotante. Esto nos sirve para realizar las operaciones trigonométricas requeridas por el algoritmo de modulación por ancho de pulsos en un espacio vectorial. El algoritmo es descrito en lenguaje C++ mediante una aplicación software también de la familia de Altera. La solución nos brinda buena precisión en los cálculos matemáticos. Entre los resultados obtenidos se muestra la gráfica de ocupación del dispositivo Cyclone II para la implementación del soft-core embebido, así como tabla de tiempos medidos en simulaciones con modelsim y tabla de valores correspondientes a las seis salidas del SVPWM realizado en el Nios II. Dichos valores fueron leídos con ayuda de un analizador lógico en tiempo real. 2009 artículo científico 1665-5745 https://www.redalyc.org/articulo.oa?id=73012215013 es http://www.redalyc.org/revista.oa?id=730 e-Gnosis application/pdf Universidad de Guadalajara e-Gnosis (México)
title	IMPLEMENTACIÓN EN HARDWARE DE UN SVPWM EN UN SOFT-CORE NIOS II. PARTE I
topic	Multidisciplinarias (Ciencias Sociales) FPGA Altera Cyclone II Procesador embebido Operaciones en punto flotante
url	https://www.redalyc.org/articulo.oa?id=73012215013