Hardware efficient multiplier design for deep learning processing unit

Fuente: Zenodo

Enregistré dans:

Détails bibliographiques
Auteurs principaux:	Jean Shilpa V., Anitha R., Anusooya S., Jawahar P. K., Nithesh E., Sairamsiva S., Syed Rahaman K.
Format:	Recurso digital
Publié:	Zenodo 2025
Sujets:	Booth multiplier Deep learning processing unit Field programmable gate array Pipeline Po2 multiplier
Accès en ligne:	Acceder al recurso
Tags:	Ajouter un tag Pas de tags, Soyez le premier à ajouter un tag!

Internet