Hardware efficient multiplier design for deep learning processing unit

Fuente: Zenodo

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Detalles Bibliográficos
Autores principales:	Jean Shilpa V., Anitha R., Anusooya S., Jawahar P. K., Nithesh E., Sairamsiva S., Syed Rahaman K.
Formato:	Recurso digital
Publicado:	Zenodo 2025
Materias:	Booth multiplier Deep learning processing unit Field programmable gate array Pipeline Po2 multiplier
Acceso en línea:	Acceder al recurso
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