Gespeichert in:
| Hauptverfasser: | Guan, Hongyi, Gao, Yichuan, Miao, Chenlu |
|---|---|
| Format: | Recurso digital |
| Sprache: | |
| Veröffentlicht: |
Zenodo
2025
|
| Online-Zugang: | https://doi.org/10.5281/zenodo.17006229 |
| Tags: |
Tag hinzufügen
Keine Tags, Fügen Sie den ersten Tag hinzu!
|
Ähnliche Einträge
Efficient Architecture for RISC-V Vector Memory Access
von: Guan, Hongyi, et al.
Veröffentlicht: (2025)
von: Guan, Hongyi, et al.
Veröffentlicht: (2025)
In-Pipeline Integration of Digital In-Memory-Computing into RISC-V Vector Architecture to Accelerate Deep Learning
von: Spagnolo, Tommaso, et al.
Veröffentlicht: (2026)
von: Spagnolo, Tommaso, et al.
Veröffentlicht: (2026)
Efficient Implementation of RISC-V Vector Permutation Instructions
von: Titopoulos, Vasileios, et al.
Veröffentlicht: (2025)
von: Titopoulos, Vasileios, et al.
Veröffentlicht: (2025)
Scalable and RISC-V Programmable Near-Memory Computing Architectures for Edge Nodes
von: Caon, Michele, et al.
Veröffentlicht: (2024)
von: Caon, Michele, et al.
Veröffentlicht: (2024)
VecIntrinBench: Benchmarking Cross-Architecture Intrinsic Code Migration for RISC-V Vector
von: Han, Liutong, et al.
Veröffentlicht: (2025)
von: Han, Liutong, et al.
Veröffentlicht: (2025)
CVA6S+: A Superscalar RISC-V Core with High-Throughput Memory Architecture
von: Tedeschi, Riccardo, et al.
Veröffentlicht: (2025)
von: Tedeschi, Riccardo, et al.
Veröffentlicht: (2025)
Support Vector Machines Classification on Bendable RISC-V
von: Vergos, Polykarpos, et al.
Veröffentlicht: (2025)
von: Vergos, Polykarpos, et al.
Veröffentlicht: (2025)
Spatzformer: An Efficient Reconfigurable Dual-Core RISC-V V Cluster for Mixed Scalar-Vector Workloads
von: Perotti, Matteo, et al.
Veröffentlicht: (2024)
von: Perotti, Matteo, et al.
Veröffentlicht: (2024)
WebRISC-V: A 64-bit RISC-V Pipeline Simulator for Computer Architecture Classes
von: Giorgi, Roberto, et al.
Veröffentlicht: (2025)
von: Giorgi, Roberto, et al.
Veröffentlicht: (2025)
A Direct Memory Access Controller (DMAC) for Irregular Data Transfers on RISC-V Linux Systems
von: Benz, Thomas, et al.
Veröffentlicht: (2025)
von: Benz, Thomas, et al.
Veröffentlicht: (2025)
A "New Ara" for Vector Computing: An Open Source Highly Efficient RISC-V V 1.0 Vector Processor Design
von: Perotti, Matteo, et al.
Veröffentlicht: (2022)
von: Perotti, Matteo, et al.
Veröffentlicht: (2022)
ICP: Exploiting Instruction Correlation for Prefetching Irregular Memory Accesses
von: Li, Mengming, et al.
Veröffentlicht: (2026)
von: Li, Mengming, et al.
Veröffentlicht: (2026)
A Scalable RISC-V Vector Processor Enabling Efficient Multi-Precision DNN Inference
von: Wang, Chuanning, et al.
Veröffentlicht: (2024)
von: Wang, Chuanning, et al.
Veröffentlicht: (2024)
VMXDOTP: A RISC-V Vector ISA Extension for Efficient Microscaling (MX) Format Acceleration
von: Wipfli, Max, et al.
Veröffentlicht: (2026)
von: Wipfli, Max, et al.
Veröffentlicht: (2026)
Vectorized FlashAttention with Low-cost Exponential Computation in RISC-V Vector Processors
von: Titopoulos, Vasileios, et al.
Veröffentlicht: (2025)
von: Titopoulos, Vasileios, et al.
Veröffentlicht: (2025)
RISC-V V Vector Extension (RVV) with reduced number of vector registers
von: Jacobs, Eino, et al.
Veröffentlicht: (2024)
von: Jacobs, Eino, et al.
Veröffentlicht: (2024)
Decoupled Control Flow and Data Access in RISC-V GPGPUs
von: Sarda, Giuseppe M., et al.
Veröffentlicht: (2025)
von: Sarda, Giuseppe M., et al.
Veröffentlicht: (2025)
Unlimited Vector Processing for Wireless Baseband Based on RISC-V Extension
von: Jiang, Limin, et al.
Veröffentlicht: (2025)
von: Jiang, Limin, et al.
Veröffentlicht: (2025)
Optimizing Structured-Sparse Matrix Multiplication in RISC-V Vector Processors
von: Titopoulos, Vasileios, et al.
Veröffentlicht: (2025)
von: Titopoulos, Vasileios, et al.
Veröffentlicht: (2025)
Closer in the Gap: Towards Portable Performance on RISC-V Vector Processors
von: Shi, Ruimin, et al.
Veröffentlicht: (2026)
von: Shi, Ruimin, et al.
Veröffentlicht: (2026)
MX: Enhancing RISC-V's Vector ISA for Ultra-Low Overhead, Energy-Efficient Matrix Multiplication
von: Perotti, Matteo, et al.
Veröffentlicht: (2024)
von: Perotti, Matteo, et al.
Veröffentlicht: (2024)
SPEED: A Scalable RISC-V Vector Processor Enabling Efficient Multi-Precision DNN Inference
von: Wang, Chuanning, et al.
Veröffentlicht: (2024)
von: Wang, Chuanning, et al.
Veröffentlicht: (2024)
NVR: Vector Runahead on NPUs for Sparse Memory Access
von: Wang, Hui, et al.
Veröffentlicht: (2025)
von: Wang, Hui, et al.
Veröffentlicht: (2025)
AraXL: A Physically Scalable, Ultra-Wide RISC-V Vector Processor Design for Fast and Efficient Computation on Long Vectors
von: Purayil, Navaneeth Kunhi, et al.
Veröffentlicht: (2025)
von: Purayil, Navaneeth Kunhi, et al.
Veröffentlicht: (2025)
Titan-I: An Open-Source High Performance RISC-V Vector Core
von: Liu, Jiuyang
Veröffentlicht: (2025)
von: Liu, Jiuyang
Veröffentlicht: (2025)
Tensor Program Optimization for the RISC-V Vector Extension Using Probabilistic Programs
von: Peccia, Federico Nicolas, et al.
Veröffentlicht: (2025)
von: Peccia, Federico Nicolas, et al.
Veröffentlicht: (2025)
IntrinTrans: LLM-based Intrinsic Code Translator for RISC-V Vector
von: Han, Liutong, et al.
Veröffentlicht: (2025)
von: Han, Liutong, et al.
Veröffentlicht: (2025)
RAVE: RISC-V Analyzer of Vector Executions, a QEMU tracing plugin
von: Vizcaino, Pablo, et al.
Veröffentlicht: (2024)
von: Vizcaino, Pablo, et al.
Veröffentlicht: (2024)
Fine-Grained Vectorized Merge Sorting on RISC-V: From Register to Cache
von: Zhang, Jin, et al.
Veröffentlicht: (2024)
von: Zhang, Jin, et al.
Veröffentlicht: (2024)
ARCANE: Adaptive RISC-V Cache Architecture for Near-memory Extensions
von: Petrolo, Vincenzo, et al.
Veröffentlicht: (2025)
von: Petrolo, Vincenzo, et al.
Veröffentlicht: (2025)
HERMES: High-Performance RISC-V Memory Hierarchy for ML Workloads
von: Suryadevara, Pranav
Veröffentlicht: (2025)
von: Suryadevara, Pranav
Veröffentlicht: (2025)
Maestro: A 302 GFLOPS/W and 19.8GFLOPS RISC-V Vector-Tensor Architecture for Wearable Ultrasound Edge Computing
von: Sinigaglia, Mattia, et al.
Veröffentlicht: (2025)
von: Sinigaglia, Mattia, et al.
Veröffentlicht: (2025)
Register Dispersion: Reducing the Footprint of the Vector Register File in Vector Engines of Low-Cost RISC-V CPUs
von: Titopoulos, Vasileios, et al.
Veröffentlicht: (2025)
von: Titopoulos, Vasileios, et al.
Veröffentlicht: (2025)
Spatz: Clustering Compact RISC-V-Based Vector Units to Maximize Computing Efficiency
von: Perotti, Matteo, et al.
Veröffentlicht: (2023)
von: Perotti, Matteo, et al.
Veröffentlicht: (2023)
EVOLUTION OF EARTH LIKE PLANETS
von: M. A. Monroy-Rodríguez
Veröffentlicht: (2017)
von: M. A. Monroy-Rodríguez
Veröffentlicht: (2017)
T-RBFT: A Scalable and Efficient Byzantine Consensus Based on Trusted Execution Environment for Consortium Blockchain
von: Gao, Wen, et al.
Veröffentlicht: (2026)
von: Gao, Wen, et al.
Veröffentlicht: (2026)
A Reconfigurable Multiplier Architecture for Error-Resilient Applications in RISC-V Core
von: Jaswal, Pragun, et al.
Veröffentlicht: (2026)
von: Jaswal, Pragun, et al.
Veröffentlicht: (2026)
Enabling RISC-V Vector Code Generation in MLIR through Custom xDSL Lowerings
von: Lei, Jie, et al.
Veröffentlicht: (2026)
von: Lei, Jie, et al.
Veröffentlicht: (2026)
Microarchitectural Co-Optimization for Sustained Throughput of RISC-V Multi-Lane Chaining Vector Processors
von: Wang, Weiying, et al.
Veröffentlicht: (2026)
von: Wang, Weiying, et al.
Veröffentlicht: (2026)
Preparing for HPC on RISC-V: Examining Vectorization and Distributed Performance of an Astrophyiscs Application with HPX and Kokkos
von: Diehl, Patrick, et al.
Veröffentlicht: (2024)
von: Diehl, Patrick, et al.
Veröffentlicht: (2024)
Ähnliche Einträge
-
Efficient Architecture for RISC-V Vector Memory Access
von: Guan, Hongyi, et al.
Veröffentlicht: (2025) -
In-Pipeline Integration of Digital In-Memory-Computing into RISC-V Vector Architecture to Accelerate Deep Learning
von: Spagnolo, Tommaso, et al.
Veröffentlicht: (2026) -
Efficient Implementation of RISC-V Vector Permutation Instructions
von: Titopoulos, Vasileios, et al.
Veröffentlicht: (2025) -
Scalable and RISC-V Programmable Near-Memory Computing Architectures for Edge Nodes
von: Caon, Michele, et al.
Veröffentlicht: (2024) -
VecIntrinBench: Benchmarking Cross-Architecture Intrinsic Code Migration for RISC-V Vector
von: Han, Liutong, et al.
Veröffentlicht: (2025)