Hardware-accelerated event-graph neural networks for low-latency time-series classification on SoC FPGA

Fuente: Zenodo
Gespeichert in:
Bibliographische Detailangaben
1. Verfasser: Wzorek, Piotr
Format: Recurso digital
Veröffentlicht: Zenodo 2025
Online-Zugang:
Tags: Tag hinzufügen
Keine Tags, Fügen Sie den ersten Tag hinzu!